北科自动化数电ppPPT课件

DigitalFundamentals,CHAPTER7Latches,Flip-FlopsandTimers（锁存器、触发器和定时器）,数字逻辑电路,组合逻辑电路,时序逻辑电路,功能：输出仅由当前的输入决定。,组成：门电路,功能：输出不仅取决于当前的输入还与原来的输出有关。,组成：组合电路、记忆元件。,组合逻辑电路（以第3章逻辑门作为基本的逻辑单元电路，在第5、6章进行具体介绍）,时序逻辑电路（以第7章触发器作为基本的逻辑单元电路，在第8、9介绍不同的时序逻辑电路）,逻辑代数基础（第4章）,半导体存储器（第10章）,7-1Latches(锁存器)7-2Edge-TriggeredFlip-Flops（边沿触发器）7-3Flip-FlopOperatingCharacteristic（触发器的操作特性）7-4Flip-FlopApplication（触发器的应用）7-5One-shots（单稳态触发器）7-6The555Timer（555定时器）,Themaindifferencebetweenlatchesandfilp-flopsisinthemethodusedforchangingthestate.Bothlatchesandflip-flopsarebistabledevices.,7-1Latches(atypeoftemporarystoragedevice）,S-R(Set-Reset)latch（基本R-S触发器）GatedS-Rlatch（可控R-S触发器）同步SR触发器、主从J-K触发器（补充简介）GatedDlatch（可控D触发器）,Feedback,Feedback,S-R(Set-Reset)latch,Itcanresideineitheroftwostatesusingafeedbackarrangement.,SetmeansthattheoutputisHIGHandresetmeanstheoutputisLOW,Logicdiagram:,Theoutputofeachgateisconnectedtoaninputoftheoppositegate.Thisproducestheregenerativefeedbackthatischaracteristicofalllatchedandflip-flops.,WHENRD=1,SD=1,OriginalState:,1,0,0,1,Thepresentoutput:,OriginalState:,0,1,1,0,Thepresentoutput:,Operation,Remainthesamestateandnochange,WHENRD=1,SD=0,0or1,1,0,1,Foreitheroftheoriginalstates,theoutputis：,SetmeansthatthelatchoutputisHIGH.,0or1,1,1,0,Foreitheroftheoriginalstates,theoutputis：,WHENRD=0,SD=1,ResetmeansthatthelatchoutputisLOW.,2.当RD、SD同时由0变为1时，翻转快的门输出变为0，另一个不得翻转。因此，该状态为不定状态。,1,1,?,?,1.Thetwooutputsarenotcomplementofeachother.,WHENRD=0,SD=0,TwoversionsofS-Rlatches,Bothofthemshouldobeytherule:RDSD=0,S-Rlatch,由它的功能表可见：高电平有效时，若R、S不相等，Q服从于S!,Figure77The74LS279quadlatch.,ThomasL.FloydDigitalFundamentals,9e,Copyright2006byPearsonEducation,Inc.UpperSaddleRiver,NewJersey07458Allrightsreserved.,GatedS-Rlatch,“synchronous”means：theoutputwillnotchangeuntilCPisHIGH.,Resetdirectly,Setdirectly,SynchronousS-RFlip-Flop同步RS触发器,Clearinput,Presetinput,asynchronousPresetandClearinputs,Functiondescription,Inbrief:,Qn+1-presentoutputstate,Qn-priorstate,逻辑符号,同步触发器存在的问题：CP1的全部时间里，输入信号都会引起触发器输出状态的变化，降低了电路的抗干扰能力。,CP1：masterflip-flopworksandslaveflip-flopislocked.,CP0：masterflip-flopislockedandslaveflip-flopworks,Operationtrait:masterandslaveflip-flopworksalternativelyinawholeCPperiod,Master-SlaveR-SFlip-Flop主从RS触发器,RS触发器的电路结构演变过程,由两个与非门构成基本RS触发器,由四个与非门构成同步RS触发器,由九个与非门构成主从RS触发器,公共结构,让其接受时钟控制,解决抗干扰问题,为了免除CP=1期间输入信号不许改变的限制，可采用边沿触发方式。其特点是：触发器只在时钟跳转时发生翻转，而在CP=1或CP=0期间，输入端的任何变化都不影响输出。,如果翻转发生在上升沿就叫“上升沿触发”或“正边沿触发”。如果翻转发生在下降沿就叫“下降沿触发”或“负边沿触发”。,TheoutputchangesstatesonlyataspecifiedpointonthetriggeringinputCP.目前广泛采用的触发器是这种形式的结构。,(主从)JK触发器,JK触发器的功能最完善，有两条反馈线，没有约束条件。,希望RS触发器在R1和S1时，输出也是确定的。,功能表,JK触发器的功能小结：,1.当J=0、K=0时，具有保持功能；,2.当J=1、K=1时，具有翻转功能；,3.当J=0、K=1时，具有复位功能；,4.当J=1、K=0时，具有置位功能。,逻辑符号,Latches,GatedDlatch（oneinput）,EN=0，nochange：EN=1，itisdependentontheD.,功能表,The74LS75quadgatedDlatches.,ThomasL.FloydDigitalFundamentals,9e,Figure76Thelatchusedtoeliminateswitchcontactbounce.,Copyright2006byPearsonEducation,Inc.UpperSaddleRiver,NewJersey07458Allrightsreserved.,7-2Edge-TriggeredFlip-Flops（边沿触发的触发器）,为了免除CP=1期间输入信号不许改变的限制，可采用边沿触发方式。其特点是：触发器只在时钟跳转时发生翻转，而在CP=1或CP=0期间，输入端的任何变化都不影响输出。,如果翻转发生在上升沿就叫“上升沿触发”或“正边沿触发”。如果翻转发生在下降沿就叫“下降沿触发”或“负边沿触发”。,TheoutputchangesstatesonlyataspecifiedpointonthetriggeringinputCP.,触发器的分类：,按逻辑功能分：R-S触发器、JK触发器、D触发器等按电路结构划分：基本R-S触发器、同步R-S触发器、主从触发器、边沿触发器等。,Edge-triggeredS-Rflip-flopEdge-triggeredDflip-flopEdge-triggeredJ-Kflip-flop,Negativeedge,Positiveedge,Edge-triggeredS-Rflip-flop,Figure716,Edge-triggeredDflip-flop,Logicsymbolsforthe74AHC74dualpositiveedge-triggeredDflip-flop.,Edge-triggeredJ-Kflip-flop,功能表,ThomasL.FloydDigitalFundamentals,9e,Copyright2006byPearsonEducation,Inc.UpperSaddleRiver,NewJersey07458Allrightsreserved.,AsynchronousPresetandClearinputs,Logicsymbolsforthe74HC112dualnegativeedge-triggeredJ-Kflip-flop.,CP,CP,Ex：assumepriorQn=0，determinetheoutputwaveformofQ1andQ2。,Q1,Q2,作业：P278810121415,7-3Flip-FlopOperatingCharacteristics（触发器的操作特性）,Propagationdelaytimes（传输延迟时间）Set-uptime（建立时间）Holdtime（保持时间）Maximumclockfrequency（最大时钟频率）Pulsewidths（脉冲宽度）Powerdissipation（功率消耗）,Figure734Set-uptime(ts).ThelogiclevelmustbepresentontheDinputforatimeequaltoorgreaterthantsbeforethetriggeringedgeoftheclockpulseforreliabledataentry.,Figure735Holdtime(th).ThelogiclevelmustremainontheDinputforatimeequaltoorgreaterthanthafterthetriggeringedgeoftheclockpulseforreliabledataentry.,补充：触发器逻辑功能的描述方法,RS触发器,1.功能表,2.由功能表得到特性方程,约束条件：SR=0,利用约束条件化简得：,3.状态转换图：,S=0R=X,S=0R=1,S=XR=0,S=1R=0,JK触发器,功能表,状态转换图：,J=1K=X,J=0K=X,J=XK=1,J=XK=0,特性方程:,D触发器,状态转换图：,D=1,D=0,D=0,特性方程:,D=1,功能表,1.在应用触发器时，要特别注意触发时间(触发方式)，否则很容易造成整个数字系统工作不正常。,2.边沿触发器抗干扰能力强，且不存在空翻，应用较广泛。,Tips,3.重点要求大家在理解的基础上能够牢固地记忆和正确地使用边沿触发方式下的D触发器和JK触发器的逻辑符号和功能。,7-4Flip-FlopApplications（触发器的应用）,Paralleldatastorage（chapter9）FrequencydivisionCounting(chapter8)others,作业：P2812526,Frequencydivision,例：四人抢答电路。四人参加比赛，每人一个按钮，其中最先按下按钮者，相应的指示灯亮；其他人再按按钮不起作用。,电路的核心是74LS175四D触发器。其内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。,应用举例,1Q,1D,2Q,2D,GND,4Q,4D,3Q,3D,时钟,清零,USC,公用清零,公用时钟,74LS175管脚图,+5V,D1,D2,D3,D4,CLR,CP,CP,赛前先清零,输出为零发光管不亮,74LS175,D1,D2,D3,D4,CLR,CP,+5V,CP,反相端都为1,1,74LS175,D1,D2,D3,D4,CLR,CP,CP,+5V,若有一按钮被按下，比如第一个钮。,0,0,此时其它按钮再按下，由于没有CP不起作用。,Theone-shotisamonostable(withonlyonestablestate)device.Itisnormallyinitsstablestateandwillchangetoitsunstablestateonlywhentriggered.Onceitistriggered,theone-shotremainsinitsunstablestateforapredeterminedlengthoftimeandthenautomaticallyreturnstoitsstablestate.theoutputofone-shotisapulseanditswidthisdependentonthetimethatdevicestaysinitsunstablestate.,7-5One-Shots（单稳态触发器）,1.有稳态和暂稳态两个不同的工作状态。2.在外界触发脉冲作用下，能从稳态翻转到暂稳态,但是经过一定时间以后，又会自动返回原来的稳定状态。3.暂稳态维持时间的长短取决电路本身的参数，与触发脉冲的宽度和幅度无关。,Nonretriggerableone-shot（不可再触发的单稳态触发器）,Retriggerableone-shot（可再触发的单稳态触发器）,Applicablesituation,Time-delaydevice(produceapulsedelayingthetriggeringpulse)Timer(produceapredeterminedlengthofapulse)Pulse-improving,The555timerisaversatileandwidelyusedICdevicebecauseitcanbeconfiguredintwodifferentmodesaseitheramonostabledevice(one-shot)orasanastablemultivibrator(oscillator).Anastablemultivibratorhasnostablestatesandthereforechangesbackandforthbetweentwounstablestateswithoutanyexternaltriggering.,7-6The555Timer（555定时器）,7-6-1The555timerbasicfunction7-6-2Monostable(one-shot)operation（构成单稳态触发器）7-6-3Astableoperation（构成无稳态触发器多谐振荡器）,三个电阻构成的分压器给两个比较器提供基准电压:A:2VCC/3B:VCC/3,