基于FPGA的VGA和HDMI视频拼接系统设计.doc

基于基于 FPGAFPGA 的的 VGAVGA 和和 HDMIHDMI 视频拼接系统设计视频拼接系统设计 摘摘 要要 随着图像显示技术的快速发展，图像用户界面和人机交互界面正朝着智能化、高 速化、大屏幕化方向迈进。目前图像显示系统多数是采用早期的专用处理芯片，其运 算速度和设计灵活性一般都较低。 FPGA 的发展为图像存储与显示系统的高速和高集成度提供了新的方法和解决思路， FPGA 本身拥有着强大的逻辑资源，并利用片外的配置资源和模块化的设计思路，可实 现图像存储与显示系统。 论文采用 Altera 公司推出的 Cyclone IV FPGA，结合该系列芯片的结构特点，对 其功能以及配置方式做了详细的说明，并简要的介绍了系统设计中所涉及的软硬件开 发环境和显示原理，重点研究基于 FPGA 的图像信号剪切、存储和显示，系统采用基 于 FPGA 的高速阵列的信号处理模式，提出了一种基于硬件的图像存储与显示的视频拼 接显示方法。 该设计以 FPGA 为数字处理的核心，分为图像处理模块、图像存储模块和图像显 示模块，通过处理输入的视频信号，把视频剪切成两部分，分别以 VGA 和 HDMI 在两个 显示器里分别显示，实现了视频的拼接显示功能。 关键字：关键字：FPGAFPGA VGAVGA HDMIHDMI 拼接显示拼接显示 VGA and HDMI video splicing FPGA-based display ABSTRACT As the image shows the rapid development of technology, graphical user interface and interactive interface is moving intelligent, high-speed, large screen direction. At present, the majority of the image display system is the use of dedicated processing chip early, usually its speed of operation and design flexibility are low. FPGA development for high-speed and highly integrated image storage and display system provides a new approach and solution ideas, FPGA itself has a powerful logic resources and use off-chip resource allocation and modular design ideas can be realized Images storage and display system. Thesis, Altera has introduced Cyclone IV FPGA, combined with the structural characteristics of the chips and their functions as well as a detailed configuration instructions, and a brief description of the system involved in the design of hardware and software development environment and display principle focus Cut image signal based on FPGA, storage and display, the system uses the signal processing FPGA-based high-speed mode arrays, we propose a hardware-based image storage and display method for displaying video splicing. The digital processing designed to FPGA core, divided into an image processing module, an image storage module and an image display module, by processing the input video signal, the video cut into two parts, respectively in the two VGA monitors and HDMI Lane respectively display, to achieve a video mosaic display function. Key words: FPGA VGA HDMI Tiled Display 目录目录 1 绪论.1 2 系统总体设计与技术基础.2 2.1 技术概述 .2 2.1.1 Altera FPGA 介绍.2 2.1.2 显示原理.3 2.1.3 颜色空间.4 2.1.4 FPGA 设计流程简介 .5 3 系统硬件设计.6 3.1 FPGA 器件选型及外围电路 .6 3.2 FLASH 电路设计.8 3.3 DDR2 电路设计 .8 3.4 视频输入电路设计 .10 3.5 VGA 接口电路设计 .11 3.6 HDMI 接口电路设计 .14 3.7 硬件电路总体框图 .15 4 软件部分设计.16 4.1 图像剪切模块 .16 4.2 图像存储模块 .17 4.3 图像显示模块 .18 4.4 软件总体框图 .20 5 设计流程及结果.20 5.1 工程编译 .20 5.2 下载程序 .21 5.3 板级仿真与验证 .21 5.4 实验结果 .22 5.5 设计总结 .22 参考文献.24 致 谢.25 附录.26 1 1 1 前言前言 随着科学技术的高速发展，显示系统的应用越来越广泛，从日常生活到工业控制 再到航空航天等行业都离不开显示系统。而且随着显示要求的提高，单个显示器已经 不能满足人们的需求，在一些领域需要对视频进行分割拼接显示，比如大家常见的安 防监控。 驱动液晶显示器，需要很高的扫描频率以及极短的处理时间，而且还是驱动一定 数量的液晶显示器，对处理数据的能力更加苛刻。从国内外显示系统的发展历程来看， 主要出现了以下几种技术方案：（1）基于 ARM 的显示控制系统，它是以 ARM 微控制 器为处理的核心，系统虽然具有体积小、接口丰富和功耗低的优点，但是它的开发周 期过长，系统不易于移植和升级，而且如果用于如图像这种数据吞吐量比较大的处理， 其运行速度受到限制，这个问题不容忽视。 （2）基于 DSP 的显示控制系统，这种方式 采用复杂的可编程逻辑器件和数字信号处理器，具有强大的数字处理能力和较快的运 行速率。系统虽能满足大数据量的运算要求，但是成本很高，并且电路设计复杂，不 利用二次开发。 （3）基于 FPGA 的显示控制系统，这种方式不仅运算速度快、电路设计 简洁，而且成本相对较低，还便于移植和二次开发 随着 FPGA（Field-Programmable gate array）现场可编程门阵列不断的发展，其 价格也不断的下降，逐渐地显现出 FPGA 的应用优势。FPGA 是一种硬件架构，管脚丰 富和灵活，便于进行二次开发。因此目前，嵌入式系统中越来越多的采用了基于 FPGA 的设计方案。 对于图像拼接技术而言，虽然拼接方法众多，但各方法适用条件各异、鲁棒性 差别较大，在使用时需要通盘考虑，择优选择，并针对特定应用需求进行相应改进， 然而很少有人能够对现有的图像拼接方法进行总结归纳，对各图像拼接方法的适用范 围、算法复杂度、配准精度等问题给予明确说明，导致其不能很好的应用于实际项目 中。 对于视频拼接技术而言：一方面，实时性一直是困扰视频拼接的最大障碍。在现 有条件下如何既能保证较好的拼接效果，又能够很好的满足实时性的要求，成为当下 研究中重点要解决的问题；另一方面，在移动视频拼接系统应用需求激增的情况下， 2 缩小硬件体积也是一个关键的问题。 2 2 系统总体设计与技术基础系统总体设计与技术基础 2.12.1 技术概述技术概述 2.1.12.1.1 AlteraAltera FPGAFPGA 介绍介绍 FPGA (Field Programmable Gate Array)是现场可编程门阵列，逐渐取代了 以往的 PAL、CPLD 等可编程逻辑器件，是目前使用最广泛的逻辑器件。 FPGA 的大体结构包括三个部分，CLB（可编译逻辑块） ，IOB（输入/输出块）和 BRAM（随机储存记忆块） 。可配置逻辑模块（CLB）含有 RAM-based LUTs（Look-Up Tables） ，从而实现逻辑和存储单元。CLB 可通过编程来实现广泛多样的逻辑功能，同 样也可储存数据。FPGA 中除了具有用 LUT 构成的分布随机存储器之外，还有块存储器 （Block SelectRAM Memories） 。块存储器是真正的双端存储器（True Dual-Port RAM） ，提供了高速的、分布式的、大块的存储资源，在 FPGA 里块存储器排成几条纵队， 块存储器的总量是由器件型号决定的，这些块存储器级联后可以构成更深、更宽的存 储器。FPGA 是基于查找表技术，查找表本质上就是一个分布式 RAM 存储器，因此结构 等同于有 4 位地址线的随机存储器，如图所示。 图 2.1 LUT 单元结构 由图 2.1 可知，四个输入作为地址进行查表，该地址上的值是由编译软件写好， 3 该值就是所需要的逻辑值。 目前，生产 FPGA 的厂商有 Xilinx、Altera、Lattice 等公司，其产品结构均基于 查找表结构。 本系统在设计时，采用的是 Altera 公司生产的 Cyclone IV 系列芯片作为系统开 发。 2.1.22.1.2 显示原理显示原理 VGA（Video Graphics Array） ，中文是视频图形阵列，使用的是模拟信号传输数 据。现在大部分的计算机显示器都带有 VGA 接口，它是最普遍的一种显示接口，如图 所示。 图 2.2 VGA 接口 HDMI（High Definition Multimedia） ，中文是高清晰度多媒体接口，使用的是数 字信号传输数据。HDMI 接口可以提供高达 5Gbps 的数据传输带宽，保证高质量的视频 信号传输。 图 2.3 HDMI 接口 R、G、B(3 基色信号)、HS(行同步信号)、VS(场同步信号)是我们在设计 VGA 和 HDMI 需要考虑的 5 个信号。其中 R、G、B 信号为数据信号，HS、VS 为控制信号。任意 4 所需要的颜色都可由 R、G、B3 种基色组合得出。处理好这 5 个信号的时序就是显示的 基础，下面将介绍显示的时序。 图 2.4 各分辨率条件下使用的频率 图 2.5 行扫描时序图 图 2.6 场扫描时序图 当分辨率为 1024*768 时，水平方向显示器每行有 1344（65MHz/48.363kHz）个 数据位，当中的 1024 个数据位用来显示像素，另外的 320(1344-1024)个数据位用来 输出水平消隐信号和水平同步信号。垂直方向有 80（48.363kHz/60.004Hz）行，其中 5 768 行用于显示相应的像素，其余 38（806-768）行用来输出垂直消隐信号和垂直同 步信号。显示器显示完一行图像后，同步行信号，接着进行行消隐，同步信号都采用 了低电平有效的同步方式。当所有行都被扫描完后，进行场同步，并将扫描回归到屏 幕的左上方， 与此同时进行场消隐，并为下一次扫描做准备。 2.1.32.1.3 颜色空间颜色空间 颜色空间是颜色集合的数学表示，最常用的三个颜色模型是 RGB、YCbCr、YUV。RGB 主要用于计算机图形学中，YCbCr 和 YUV 主要用于视频系统中， 在本次设计中用到了 RGB 和 YCbCr。 RGB 即红、绿、蓝三原色，可以通过它们相互叠加来得到各式各样的颜色，一共可 以表示 256x256x256=16777216 种颜色。 YCbCr 其中 Y 是指亮度分量，Cb 指蓝色色度分量，而 Cr 指红色色度分量。主要的 子采样格式有 YCbCr 4:2:0、YCbCr 4:2:2 和 YCbCr 4:4:4。 RGB 和 YCbCr 两种颜色空间可以相互转换，它们的转换送入如下： Y = 0.257*R+0.564*G+0.098*B+16 Cb = -0.148*R-0.291*G+0.439*B+128 Cr = 0.439*R-0.368*G-0.071*B+128 R = 1.164*(Y-16)+1.596*(Cr-128) G = 1.164*(Y-16)-0.392*(Cb-128)-0.813*(Cr-128) B = 1.164*(Y-16)+2.017*(Cb-128) 2.1.42.1.4 FPGAFPGA 设计流程简介设计流程简介 6 1.设计输入硬件描述语言 设计输入在大规模的系统中使用硬件描述语言(HDL)，在较小规模的系统中使用原 理图或者使用用户定义原语实现模块功能。 目前，在实际开发中应用最广的就是硬件描述语言，即 HDL。设计常用硬件描述语 言是 Verilog HDL 和 VHDL。与 VHDL 相比，Verilog HDL 就是在 C 语言的基础上发展 起来的一种件描述语言，仿真器 Verilog-XL 推出后使得 Verilog HDL 迅速得到推广应 用。编写代码对综合结果起着决定性的作用，好的编码风格可以更方便地配合综合工 具利用最新的技术得出更好的结果；经过深思熟虑的设计将会有清晰的结构和模块， 更容易进行验证，从而有利于缩短设计周期。总的来讲，VHDL/Verilog 的编码风格是 非常重要的。本设计采用 IEEE Verilog 2001 标准作为设计规范，提高了设计的可 重用性。 2 行为级仿真 行为级仿真，也称为前仿真，是在编译之前对用户所设计的电路进行逻辑功能验 证。如果发现错误，则返回设计修改逻辑设计。测试台主要是给被测实体加上输入激 励，然后进行编译，再比较其输出是否与期望值一致，并给出一些提示信息，直到仿 真正确为止。这部分工作非常重要，因为若行为级仿真做的不到位，会直接影响最终 电路的功能，必须要保证通过的前提下，再进行下面的操作。 3.综合优化 综合工具的作用是将代码综合成为实际的电路。 4. 设计约束文件 FPGA 设计中的约束文件可以完成时序约束、管脚约束。 5. 布局布线后仿真 布局布线后仿真主要是将 Xilinx 布线后所产生的延迟加反标到电路的后面进行仿 真，它将所有的延迟信息都计算进去，不仅包括了门延时，还包括了实际布线延时， 因此布局布线后仿真最贴近芯片的实际工作情况，反映的的结果最为准确。 6. 电路下载验证 下载验证主要是将布线后产生的结果转换为配置文件之后放入 FPGA 中。 7 3 3 系统硬件设计系统硬件设计 系统硬件电路设计的成功与否，是整个系统能否成功运行起来的前提条件。 本章将对系统的硬件设计做详细的介绍。 3.13.1 FPGAFPGA 器件选型及外围电路器件选型及外围电路 在本次设计中，采用的 FPGA 为 Altera 公司的 Cyclone IV 系列的 EP4CE30F23C6N，它具有 28848 个逻辑单元，可用 IO 为 532 个，内嵌存储器为 594KB， 完全可以胜任此次的工作。 FPGA 配套的外围电路主要有时钟电路和 JTAG 调试下载电路。FPGA 的系统时钟从 外部引入，采用的是 50M 的有源晶振，电路图如图 3.1 所示。 图 3.1 时钟发生电路 JTAG 接口用于下载和调试程序，电路图如 3.2 所示 8 图 3.2 JTAG 接口 3.23.2 FLASHFLASH 电路设计电路设计 由于 FPGA 是基于 RAM 结构的，不具有掉电记忆功能，所以需要 FLASH 存储程序， 在每次上电时重新配置 FPGA。本次设计选用的 FLASH 型号为 M25P64，64Mbit 的 flash，单电源供电 2.73.6V，SPI 总线通讯，75M 时钟（最大） ，VPP=9V，快速读写电 压，页操作时间 0.6ms，擦出一个扇区时间 0.6s，整块擦除时间：标准 23s，快速 17s，睡眠模式电流 1uA，擦写次数可达 100000 次，数据可保存 20 年。 图 3.3 M25P64 电路 3.33.3 DDR2DDR2 电路设计电路设计 本系统中需要大量的存储器做视频处理数据的缓存，而大容量存储器的控制时序 和机制都比较复杂，因此缓存部分的控制和使用是整个系统实现的重点和难点之一。 DDR2 具有成本低、读写速度快、精密程度高等优点。该设计中采用了 MICRON 公司的 DDR2，型号为 MT47H64M16HR，大小为 8 Meg x 16 x 8 banks，即 1G。图 3.4 为 DDR2 的功能框图。 9 图 3.4 DDR2 功能框图 下面对 DDR2 的引脚进行说明： (1)CK, CK#: CK, CK#为一对差分反向时钟信号。在 DDR2-SDRAM 中,所有的地址和 控制信号都是同步信号,都是 CK 的上升沿和 CK#的下降沿出现时才会被采集输入到芯片 内部。而读出的数据则是以 CK、CK#的交叉沿为基准。 (2)BAO, BA1: BAO 和 BA1 决定具体哪个 bank 将被操作。 (3)CKE: CKE 是决定系统时钟是否有效的信号,且高电平为有效电平。当系统一直 处于读写过程中时,CKE 必需一直保持为有效电平状态,即高电平有效电平。当 CKE 为无 效电平时,系统电路将会进入 Power Down 省电模式和 Self Refresh 模式。 (4)CS#: CS#为片选信号,低有效,当 CS#为无效高电平时,系统将视任何指令为无效 指令,不进行任何操作。 (5)A0A13: A0A13 是输入信号的地址信号。 (6)RAS#, CAS#,WE#:这三个信号高低电平不同的组合就决定了 DDR2-SDRAM 选用哪 种指令去操作,即不同的高低电平组合代表一利喻令。这其中 RAS#代表行地址信号, CAS#代表列地址信号,WE#就是写使能信号。 (7)DM: DM (Date Mask),该信号在写操作期间用来屏蔽掉不需要的数据,高电平有 10 效。 (8)DQS, DQS#: DQS、DQS#为差分数据滤波信号。当读数据时,DQS、DQS#的信号边 沿应该和数据的边沿保持对齐;写数据时,DQS、DQS#的信号边沿则在数据的中间。 (9)DQ: DQ 为数据总线。 (10)ODT: ODT 即片内终结(On-DieTermination)。就是在某一个环节将信号处理掉,而 不会对后面的模块输入端造成任何影响,既不会产生反射信号也不会对后面的信号构成 不必要的干扰。 DDR2 的电路图如图 3.5 所示 图 3.5 DDR2 电路 3.43.4 视频输入电路设计视频输入电路设计 本设计输入的视频是模拟视频信号，由于 FPGA 处理的是数字信号，所以需要 一个 ADC 进行转换。本设计采用了 techwell 公司的 TW2867, 该芯片包括四个先进的视频解码器，它通过对模拟信号的采样、量化和编码完成 了模数转换，生成的 YCbCr 信号在监控系统中非常常见。 11 图 3.6 TW2867 功能框图 它不同与其他 A/D 芯片的特征为： 结合四个视频模拟抗干扰过滤器和 10 bit CMOS ADCs。 能达到所有标准，它有高性能自适应 4 H 梳状过滤器。 IF 补偿滤波器能够提高颜色解调。 颜色瞬态改善（CTI） 。 可编程的色调，色饱和度，对比度，亮度，清晰度。 支持标准 ITU-R BT.656 格式或随着 54/108MHz 时间多路复用输出。 它的电路图如图 3.7 所示 12 图 3.7 TW2867 电路图 3.53.5 VGAVGA 接口电路设计接口电路设计 由于 FPGA 输出的是数字信号，所以需要一个 DAC 芯片把 VGA 信号转换为数字信 号。本次设计采用的是美国 AD 公司的 ADV7123，它具有 240MHz 的最大采样速度，三路 10 位 D/A 转换器，它的内部电路及接口如图 3.8 所示。 13 图 3.8 ADV7123 内部图 要使用 ADV7123，它的时序是至关重要的。ADV7123 的操作时序图如图 3.9 所示， 可见输出的时候只要给出输出数据的同步时钟即可，待时钟锁定数据后一段时间 （t6）输出对应的模拟 RGB 量。 14 图 3.9 ADV7123 的操作时序图 ADV7123 芯片可以和多种高精度的显示系统相兼容，能广泛地应用于各种图片图像 处理系统和数字视频系统中。但在设计硬件电路时需要注意几个问题：（1） IOR、IOB、IOG 信号分别为红色、蓝色、绿色通道的正电流输出端，在本设计中，只用 到 24 位的色彩值，R、G、B 的颜色数分别是 8、8、8 位，其余的位全部接低电平。 （2）COMP 信号是对内部的参考运放进行补偿（3）Vref 为 1.235V 的电压参考输出， 需要与模拟电源之间连接一个 0.1F 的电容。 （4）为了控制图像信号的满幅度，需要 在 Rest 管脚与 GND 之间连接一个滑动变阻器，通过调整 Rest 上的电阻值来对模拟输 出做出调整，从而使图像可以以最佳的亮度显示在显示器上，该滑动变阻器的阻值选 为 510。 （5）IOG 的电流值分为两种情况：当使用/SYNC 信号时，IOG= 11.44Vref/Rset(mA)；当不使用/SYNC 信号时，IOG=7.9896VREF/Rset(mA)。此外， 为使输入电源干净，应该将 0.01F 的退耦电容连接在 ADV7123 的电源端和模拟地端。 设计时序时，应该注意 Pclk 是时钟输入端，在时钟的上升沿琐存 G0G9、R0R9、 B0B9 信号、/SYNC 信号以及/BLANK 信号。由 FPGA 提供的 Hsync(行)和 Vsync(场)同步 信号，直接与 VGA 显示接口连接器相接。3 个 10 位的 IOR、IOB、IOG 信号在点时钟脉 冲 Pclk 的作用下送入到数据寄存器中，之后送到 3 个 DAC 模块中，复合同步信号和复 合消隐信号加到 IOR、IOB、IOG 信号并送到输出端。根据以上分析，设计出 VGA 接口 电路如图 3.10 所示。 15 图 3.10 ADV7123 电路图 3.63.6 HDMIHDMI 接口电路设计接口电路设计 HDMI 传输线包括三个不同的 TMDS 数据信息通道和一个时钟通道，这些通道用来 传输音视频数据及附加信息，而 FPGA 输出的是 24 位的 RGB 信号，所以我们需要一个 芯片来完成这种转换。本设计采用 Silicon Image 公司的 Sil9134 作为 HDMI 源接 口芯片，该芯片符合 HDMI1.3 标准的 HDMI 发送芯片，芯片处理的最高频率达到 225MHz ，可满足对高清视频格式输入输出系统的要求。 Sil9134 是 Silicon Image 公司推出的第三代 HDMI 接收器。它符合 HDMI13 规范，可支持最高单色 12 位深度，用 HDMI 线即可实现显示 1080P60Hz 的图像。同时 它后向兼容 DVI 1O，因此它可以直接与 DVI 源相连接，比如高清数字机顶盒和 PC 等。 高效的色度转换功能将 RGB 视频数据转化为标清格式或高清格式的 Ycbcr 格式。 Sil9134 支持 HDCP 加密功能，可以接收经过 HDCP 密钥加密的信息。这些密钥降低了成 本，同时对传输的视频信息做了最高级的安全保护。Sil9134 使用了最新的 TMDS 核技 术，这种技术通过了所有的 HDMI 兼容性测试。如图 3.11 所示，是 Sil9134 的功能图。 16 图 3.11，Sil9134 功能图 Sil9134 电路图如图 3.12 所示 17 图 3.12，Sil9134 电路图 3.73.7 硬件电路总体框图硬件电路总体框图 4 4 软件部分设计软件部分设计 完成了系统的硬件设计，接下来需要在 FPGA 上实现相应的电路才能完成图像数 据的存储与显示。在研究了本设计需求之后，将 FPGA 中的模块主要分为图像剪切模 块、图像存储模块和图像显示模块。本设计运用 Verilog HDL 语言进行设计。下面将 对图像剪切模块、图像存储模块和图像显示模块进行详细的介绍。 本次设计开发工具为 ALTERA 公司的 Quartes ii 12.1 。 4.14.1 图像剪切模块图像剪切模块 本次设计输入的视频源为模拟信号，分辨率为 1024x768，经过 TW2867 转换 后，输出为 16 位的 YCbCr 格式的视频信号，分辨率仍然为 1024x768。因为要把视频信 号分别显示在 VGA 和 HDMI 两台显示器，所以要把视频信号进行分割，分割后的视频分 辨率为原来的一半，即 512x768,VGA 显示器显示的是原视频的左半部分，HDMI 显示器 显示的是原视频的右半边分。下面将解释剪切的代码。 FPGA 输入 TW286 7 Flash HDMI 接口 Sil9134 VGA 接口 ADV7 123 DD R2 晶振 电 路 18 input11:0 clipper_top, /*视频剪切参数：top */ input11:0 clipper_left, /*视频剪切参数：left */ input11:0 clipper_width, /*视频剪切参数：width */ input11:0 clipper_height, /*视频剪切参数：height */ clipper_top、clipper_left 表示剪切的起始点， clipper_width、clipper_height 表示剪切的宽度和高度。 VGA 显示的参数 .clipper_left(12d0), .clipper_width(12d512), .clipper_top(12d0), .clipper_height(12d768), HDMI 显示的参数 .clipper_left(12d512), .clipper_width(12d512), .clipper_top(12d0), .clipper_height(12d768), vin_x_cnt 和 vin_y_cnt 分别为点计数和行计数，然后满足 assign clipper_wr_en = (vin_x_cnt clipper_left) /*场 同步产生*/ assign de_net = h_video /*视频有效数据产生*/ assign hs = hs_reg; assign vs = vs_reg; assign de = de_reg; /*行计数器，用于处理行相关*/ always(posedge dp_clk or negedge rst_n) begin if(!rst_n) h_cnt = 12d0; else if(h_cnt = h_total - 12d1) h_cnt = 12d0; else h_cnt = h_cnt + 12d1; end /*场计数器，用于处理场相关*/ always(posedge dp_clk or negedge rst_n) begin if(!rst_n) v_cnt = 12d0; else if(h_cnt = h_total - 12d1) if(v_cnt = v_total - 12d1) 22 v_cnt = 12d0; else v_cnt = v_cnt + 12d1; else v_cnt = v_cnt; end 4.44.4 软件总体框图软件总体框图 图 4.2 为代码经过综合之后，生成的原理图，即代码的流程图。 图 4.2 综合后的原理图 23 5 5 设计流程及结果设计流程及结果 5.15.1 工程编译工程编译 建立工程，在 quartes ii 环境下编译，编译结果如图 5.1 所示。如图可知， 该工程通过了所有步骤。 24 图 5.1 工程编译结果 从图 5.1.1 可知 FPGA 的资源利用情况，其中逻辑单元 LE 使用了 41%，管脚使 用了 44%，内部存储器使用了 32%，由此可以知道该 FPGA 芯片足以担任本次的设计工 作。 5.25.2 下载程序下载程序 工程编译成功之后，接着产生下载文件，下载方式如图 5.2 所示。 图 5.2 下载程序到 FPGA 由于 FPGA 是基于 RAM 结构的，所以不具有掉电记忆功能，则要把程序存储到 25 EEPROM 里，当 FPGA 上电启动时，它就从 EEPROM 里读取程序。 5.35.3 板级仿真与验证板级仿真与验证 程序下载到芯片后，需要运用示波器进行在线调试，由于本设计需要探测的信号 较多，且无法用硬件将全部信号引出供示波器连接调试，为此本设计采用 Signaltap 进行现场调试。Signaltap 是基于 Altera FPGA 的内嵌的逻辑分析仪。它只需要一个 JTAG 口就可以访问到 FPGA 内部和外部的所有信号。它可以探测不容易看到的信号， 捕获和显示实时信号，这样不仅避免购买昂贵的“逻辑分析仪” （如示波器） ，还大大 的方便 FPGA 的现场调试。 本次设计的基础是显示时序，从图 2.2.3 可知，1024x768 分辨率的水平同步信号 频率为 48.3KHz，刷新频率(垂直同步信号频率)为 60Hz，图像时钟为 65MHz。图像时钟 以 FPGA 时钟倍频到 65MHz，图 5.3 是以 FPGA 时钟为采样时钟，对水平同步信号和垂直 同步信号进行采样。 图 5.3 信号采样 已知 FPGA 时钟 50M 的一个周期为 2 个时钟，从上图可知水平同步信号频率的一 个周期为 2068 个时钟，则根据运算可知水平同步信号频率为 48.3KHz，同理可得垂直 同步信号频率为 60Hz，说明此次设计的显示时序符合要求。 5.45.4 实验结果实验结果 图 5.4 为使用图像信号发生器，产生 1024x768 的测试信号。 26 图 5.4 产生测试图像 如图 5.5 所示，是测试图像经过控制器输出的图像，符合本次设计的要求。 图 5.5 设计结果 27 5.55.5 设计总结设计总结 经过三个月的毕业论文设计，收获颇丰，感触良多。 首先毕业论文的设计要求我们认真研究该课题，了解该课题研究的国内外相关背 景，发展前沿及趋势，通过上网和图书馆查找相关资料，不但给我们的方案选择指明 了方向，而且拓宽了视野，增长了见识。在提出一系列初步方案之后，要求我们根据 客观实际情况作出最优化的选择，通过各环节各方案的仔细比较，我们不但对各元器 件的功能性能增加了了解，而且更加熟悉和深刻了该方案的目的和作用要求，整体方 案 是由各小方案组成的，这又要求我们根据误差要求及前后环节的实际情况进行优化 组合。经过查阅资料后，基本掌握了论文的规范书写，而在专业英语翻译部分，为我 们以后对外文资料的阅读打下了基础。等等这些都为以后在工作岗位上更好的工作有 很大的帮助。总之，本次毕业设计巩固了我们的专业理论知识，拓宽了视野，其中遇 到的种种困难，提高了我们解决实际问题的能力。同时我和班上的同学互相帮助，学 习，互相体谅，增强了我们的团队合作精神。 参考文献参考文献 1 肖烊,卿粼波,罗代升.基于 FPGA 的多模式显示 VGA 接口研究与设计J.计 算机工程与科学,2007,29(5):6365. 2 董兵,朱齐丹.基于 FPGA 的 VGA 图像控制器的设计与实现J.应用科技, 2006,33(10):4245. 3 朱奕丹.基于 FPGA 的图像采集与 VGA 显示系统J.计算机应用,2011,31(5): 12581264. 4 廖根兴.基于 FPGA 的 LCD 测试用信号发生器研制,硕士学位论文.长春:东 北师范大学,2010. 5 谢磊 . 基于 FPGA 的 VGA 图像控制器的设计与实现 J. 新乡学院学报 ( 自然科学版),2009,26(6):5153. 6 廖永清,丁旭昌,付建国等.基于 FPGA 的 VGA 图像动态显示控制器的设计与 28 实现J.电视技术,2011,35(17):5254. 7 吕康.基于 FPGA 的 VGA 图形控制器设计J.科技风,2011,7:32. 8 石著. 数字电子技术基础M北京:高等教育出版社，2005.P93-335 9 戴伏生主编基础电子电路设计与实践M北京:国防工业出版社， 2002.P102-105 10 孙肖子，邓建国主编.电子设计指南M北京:高等教育出版社，2006.P98- 120 谢谢 辞辞 历时将近几个月的时间终于将这篇论文写完，在论文的写作过程中遇到了无数的 困难和障碍，都在同学和老师的帮助下度过了。 首先最应该感谢的是我的同学，由于我的基础比较差，所以总是请教他们，但他 们还是耐心的教我。还有我的舍友，在他的帮助之下，我的电路图才能完工。班上的 同学还指导我修改论文。如果没有他们的帮助和支持，我将很难完成本次毕业设计。 岁月如梭，时间在不经意之间就流逝的七七八八，有时候真想问问时间去哪儿了， 短暂的时间生活即将结束，在这四年的生活中我学习到了很多专业知识，受到了很多 良师益友的教诲与鼓励，跟重要的是学会了如何独立的去解决某一些问题，如果让问 题变的不是问题。 在这一次的毕业设计中，我意识到，之前所学的一切都是有用的，他是我们未来 29 的铺垫，它带给我们解决很多问题的理论知识。这里，我先要感谢我们的学校，是她 给予了我这样一个学习的平台，让我在这次辛勤的学过了四年，学习到了人生中一笔 最为可贵的财富，为我出去社会打下了坚实的基础，再者，我要感谢那些曾经教过我 的老师，使他们让我在学习各种专业知识的同时，也同样让我这迷惘的四年的，慢慢 的树立目标，找到自我，明确了未来发展的道路。还有就是要感谢那些在我生活中帮 助过我点点滴滴的朋友或是陌生人，你的当时的帮助，是我莫大的动力，是对我莫大 的鼓舞，谢谢你们，谢谢大家。 之后，也是在这一次毕业设计中，最重要的一个人，我要感谢的是我的指导老师。 整个毕业设计的过程，首先是论文题目制定时，他给予了明确题目，给了我前进的目 标，让我在完成这个毕业设时有了具体方向。在论文提纲制定时，我本来没有什么方 向，但是经过我的老师的帮助，让我在设计的过程中慢慢清晰思路。在完成初稿后， 老师认真查看审阅了我的文章，指出了论文及作品中的些许不足，指导我修改等等。 在此十分感谢黄老师老师的细心指导，才能让我顺利完成毕业论文。 附录附录 顶层程序： module top( /sys input clk, input sys_key0, /i2c input scl, inout sda, /vga output vga_out_clk, output vga_out_hs, output vga_out_vs, output vga_out_de, output7:0 vga_out_rgb_b, 30 output7:0 vga_out_rgb_g, output7:0 vga_out_rgb_r, /hdmi output hdmi_out_clk, output hdmi_out_hs, output hdmi_out_vs, output hdmi_out_de, output7:0 hdmi_out_rgb_b, output7:0 hdmi_out_rgb_g, output7:0 hdmi_out_rgb_r, /cvbs in input cvbs_in_clkp, input cvbs_in_clkn, input7:0 cvbs_in_data, /cvbs out output cvbs_out_clk, output7:0 cvbs_out_data, output cvbs_out_hs, output cvbs_out_vs, output cvbs_out_de, /ddr output wire0 : 0 mem_cs_n, output wire0 : 0 mem_cke, output wire12: 0 mem_addr, output wire2 : 0 mem_ba, output wire mem_ras_n, output wire mem_cas_n, output wire mem_we_n, inout wire0 : 0 mem_clk, inout wire0 : 0 mem_clk_n, output wire3 : 0 mem_dm, inout wire31: 0 mem_dq, inout wire3 : 0 mem_dqs, output0:0mem_odt ); parameter H_ACTIVE = 16d1024; parameter H_FP = 16d24; 31 parameter H_SYNC = 16d136; parameter H_BP = 16d160; parameter V_ACTIVE = 16d768; parameter V_FP = 16d3; parameter V_SYNC = 16d6; parameter V_BP= 16d29; parameter H_TOTAL = H_ACTIVE + H_FP + H_SYNC + H_BP; parameter V_TOTAL