集成电路版图设计基础电阻电容匹配

电阻和电容的匹配,测得的器件比率相对于预期比率的偏离比如一对10k的电阻，制作后，测得为12.47k和12.34k。两电阻的比率为1.0105，比预期比率略大1%，这对电阻表现出1%的失配。,失配的原因-随机变化,失配的原因-随机变化,面变化,两个电容匹配匹配电容的较小者对失配起主要作用，,避免使用大的电容比率,电阻匹配,工艺随机变化面变化,随机失配和电阻平方根成反比随机失配和电阻宽度成反比,适当增加电阻宽度，使用串并联,100k和10k的匹配,10k由20k的电阻并联，失配可降低1/2,两个等值等宽度匹配电阻的情况,2、工艺偏差,电阻宽度的选择：设宽度为2um和4um的电阻：若多晶硅刻蚀造成W=0.1um，则实际宽度比为(2.1)/(4.1)=0.512，造成2.4%的失配。因此，匹配电阻采用相同宽度消除工艺误差,电阻长度的选择：设长度为20um和40um的电阻若多晶硅刻蚀造成L=0.2um，则实际长度比为(20.2)/(40.2)=0.503，造成0.5%的失配。因此，把匹配电阻分成相同尺寸的电阻段消除工艺误差,2、工艺偏差,分成2段，则实际长度比为(20.2)/(20.2+20.2)=0.5,如果方块电阻小，导线电阻、通孔电阻不可忽略,增加单段电阻的大小降低通孔电阻的影响增加通孔在跳线上插入通孔对,3互联寄生,3互联寄生,精确匹配电容也受到寄生电容的影响例如10kA的绝缘层上的金属，导线电容率为0.035fF/um2,1um宽，200um长金属产生7fF电容，是1pF电容的7%。通过增加导线长度增加电容匹配,4刻蚀速率的变化,多晶电阻由刻蚀多晶形成，刻蚀速率取决于多晶硅开孔的大小，越大刻蚀剂进入多，速度越快，大开孔边缘处刻蚀更严重，使得距离很远的多晶硅图形比近距离的图形宽度小。中间电阻宽度更大一点。,4刻蚀速率的变化,增加虚拟dummy电阻，,虚拟电阻间距相同，可以很窄，不连接或者接地（消除电荷积聚）,4刻蚀速率的变化-电容,多晶硅电容类似，将虚拟电容放置在电容周围，,5光刻效应光的干涉和衍射，造成线宽的变化和窄图形的变化，对1um以上没有影响，所以匹配器件不能采用亚微米尺寸；增加虚拟单元可以避免光刻胶的显影速率的变化,6扩散相互作用,如扩散电阻，相邻扩散区的尾部交叉，N和P型彼此削弱，相同则增强，使边缘的电阻和中间的电阻值略不同。,在两端加入虚拟电阻，并具有相同宽度，可以保证掺杂分布均匀。,7氢化,金属走线一般不应该大范围的从电阻上方跨过：在金属化系统的淀积和刻蚀过程会引入氢，氢通过消除晶粒间界的悬挂键和氢补偿能够影响多晶硅电阻的阻值。若金属走线在电阻上方跨过，各电阻段上的金属覆盖量不同会导致金属化诱发失配。,需要精确匹配的器件之间的缝隙不应该用来走线,8、机械应力和封装偏移,应力会引起硅电阻率变化，金属和陶瓷封装应力最小，但成本高硅和环氧树脂的热膨胀系数相差10倍，随着器件冷却产生应力,压阻效应,8、机械应力和封装偏移,机械应力,应力梯度,电阻受应力的影响,失配为：减小压阻系数，选择低应力材料减少压力梯度，减小电阻质心间距,质心,共质心版图,匹配器件分成几个相同的部分，摆放成对称结构，器件的质心位于穿过阵列的对称轴的交叉点,共质心版图,ABA结构2:1：ABAB，因为质心不完全对准，质心间距使得器件易受应力诱发失配的影响。,匹配电阻,确定公因子，10k和25k，最大公因子5k，可以分成7个5k的电阻段。,匹配电阻,电阻方块不小于5个，10个以上最好；把分段串联或并联；选择合适叉指结构；,各个电阻分成相同的段,Twoinseries,Twoinparallel,Fourinparallel,共质心版图规则,一致性：匹配器件的质心尽量一致对称性阵列的排布应关于X轴Y轴对称分散性：阵列应具有最大可能的分散性，器件的各段应均匀分布在阵列中紧凑型：应尽可能紧凑，最好是正方形,二维共质心阵列,二维对称轴，更好地消除梯度作用,称之为交叉耦合对，电阻很少排列成交叉耦合对，电容、MOS管经常采用,11温度梯度和热电效应,由于电阻的温度系数，设温度系数是2500ppm/C，则两电阻相差一度，则失配0.25%特别是有功率器件时越远离功率器件，热梯度越小,热梯度,热分布的对称轴取决于功率器件的位置和方向器件应该置于芯片的的轴上产生对称的热分布，尽可能远离匹配器件，倾向于中央，,电阻布局热匹配,热电效应,只要两种材料接触，就会形成接触电势差，半导体金属的接触电势差受温度强烈影响，如果接触发生在不同的温度，电阻两端表现为电势差。1将产生0.4mV电势差分成偶数段一半一个方向,折叠电阻接触孔靠近热电效应,12静电影响,静电场会引起载流子的耗尽和积累，电阻容易受到电压调制的影响，电容受周围电场耦合会引起电容值变化静电场也能把噪声耦合到匹配电阻和电容阵列的高阻节点。,电压调制,扩散电阻可能随着隔离岛和电阻体区电压差的变化而变化保持隔离岛-体区的电压差相同，即可消除失配，如果电阻等值，偏压相同，就放置在同一隔离岛内。采用方块电阻较小的电阻，电压调制也较小多晶电阻无隔离岛,不连接匹配电阻的走线不能从电阻上穿过，不仅耦合噪声，而导线和电阻间的电场会调制电阻的电导率，如2k/的HSR电阻第一层金属可产生0.1%V的电导调制，,电导调制的因素（1）导线和下面电阻的电压差（2）氧化层厚度和交叠面积,静电屏蔽,屏蔽层插在金属和电阻之间屏蔽层接地，屏蔽层的衰减作用随频率增高而降低，,静电屏蔽作用于电阻,电阻阵列中电阻压差很小可以采用公共屏蔽层;如果方块电阻大，电压差超过几V，要单独屏蔽,静电屏蔽,衬底也会注入噪声，可以在器件下面放置阱，接交流地，,VDD,器件匹配规则,1低度匹配1%的失配，6到7位分辨率，一般模拟应用，如电流镜。2中度匹配0.1%的失配，9到10位的分辨率，带隙基准源，运算放大器比较器的输入级。3精确匹配0.01%的失配，9到10位的分辨率，精密A/D，D/A转换器，电容比电阻容易实现。,低匹配比较容易，叉指结构可实现中等匹配精确匹配很难实现,电阻匹配规则,1.匹配电阻用同一种材料构成工艺、温度2.匹配电阻宽度相同系统失配，不同宽度可通过串并联实现3.电阻足够大随机失配和面积平方根成反比，小电阻是失配的主要来源，可并联实现小电阻4.匹配电阻足够宽低度匹配，宽度为最小宽度的150%，中度为200%，精确匹配为400%。,电阻匹配规则,5.尽量使用相同的电阻图形具有相同长度和宽度，否则易产生1%以上的失配。6.沿同一方向摆放匹配电阻电阻一般水平或垂直摆放7.匹配电阻临近摆放失配随间距增加而增加，精确匹配应采用叉指结构8.阵列电阻采用叉指结构阵列化电阻采用叉指结构，产生共质心结构，宽长比不大于3:1，电阻段长是宽的10倍以上,9.在电阻阵列两端增加虚拟器件把虚拟电阻接到低噪声的低阻节点10.避免电阻段太短精确匹配电阻段方块数不小于5，多晶电阻总长度不小于50um11.消除热电效应，偶数对12.匹配电阻放在低应力区域避免放在芯片四个角，高应力区域,13匹配电阻远离功率器件功耗大于50mW为功率器件，精确匹配电阻放在主功率器件的对称轴上，距离不能小于200um14精确匹配电阻沿芯片对称轴摆放15.若扩散电阻，考虑隔离岛调制尽量使用多晶硅电阻16.分段电阻好于折叠电阻低度匹配电阻可使用折叠电阻,20.避免匹配电阻上的无关走线不与电阻连接的导线不要排布在电阻上方，以避免引入应力诱发失配和氢化作用，消除噪声耦合，除非静电屏蔽层，尤其注意高速数字信号线21避免匹配电阻功耗过大匹配电阻的功耗会产生热梯度，精确匹配电阻，功耗大于12uW/um2，窄电阻上的大电流会速度饱和和非线性,电阻匹配规则,17.优先采用多晶硅电阻多晶硅电阻比扩散电阻窄很多，较小的宽度失配不会增加18.淀积电阻放在场氧之上淀积电阻包括多晶穿过场氧阶梯时，变化增加，不应穿过氧化层阶梯或表面不连续处19.考虑采用场板和静电屏蔽精确匹配电阻可在其上面放上静电屏蔽层,二电容匹配规则,结电容精度低，氧化层电容精度高1.匹配电容图形相同保持相同尺寸，如果两电容尺寸不同，由小的单位电容并联而成，单位电容不能串联，2.精确匹配电容应采用正方形周长面积比越小越好，最好取正方形3.匹配电容大小适当CMOS工艺中，正方形电容最佳尺寸在20-50um之间,4.匹配电容相邻摆放构成宽长比尽可能小的矩形阵列5.匹配电容置于场氧化层上氧化层表面不连续会引起电介质发生变化，应远离沟槽和扩散区边缘6.匹配电容上极板接高阻节点电路的高阻节点连接电容的上极板，比连接到下极板的寄生电容小，如果衬底噪声严重，在电容下极板增加阱，连接干净的模拟电压，作为静电屏蔽层。,7.阵列外围增加虚拟电容虚拟电容可以屏蔽横向静电场，消除刻蚀速率，无需相同宽度，虚拟电容的两极板连在一起防止静电积聚8.对匹配电容进行静电屏蔽9.交叉耦合电容阵列通过交叉耦合减小氧化层梯度、应力梯度和热梯度影响，质心必须对准。,10.考虑与电容相连的导线电容每个单位电容最小宽度的导线连接上极板，保持每个电容的导线电容相等。11.不要在没有