VIA迈瑞笔试题和答案3

VIA迈瑞笔试题和答案3 1。解释setup和hold timeviolation，画图说明，并说明解决办法。 建立时间和保持时间 图1 建立时间（setuptime）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（holdtime）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。 如图1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。pLD/FpGA开发软件可以自动计算两个相关输入的建立和保持时间（如图2） 2。说说静态、动态时序模拟的优缺点。 动态时序验证是在验证功能的同时验证时序，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的50，且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必须有更有效的时序验证技术取代之。 动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。 但是它也存在着比较明显的缺点： 首先是分析的速度比较慢； 其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(criticalpaths)，因为输入矢量未必是对所有相关的路径都敏感的。 静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达20的设计时间。因此，静态时序分析器在功能和性能上满足了全片分析的目的。 3。用一种编程语言写n!的算法。4。画出CMOS的图，画出tow-to-one mux gate。 5。说出你的最大弱点及改进方法。 6。说出你的理想。说出你想达到的目标。题目是英文出的，要用英文回答。 1。用二选一搭出一个4选一的电路，问的没有这么直接，给出了两个真值表，让你用具有第一个真值表特性的模块来构造一个具有第二个真值表性质的电路 2。给出一个方波信号A，一个在方波某个posedge后一点点后assert的信号让你保证信号C 3.给出一个总线事务的控制信号关系.GRANT,STRAT,END.画出时序图. V3g9R FGuest并写出verilog code控制STRAT信号4.159.xxx转换进制Bin和Hex 5.解释Interupt 6.一道GRE 逻辑题.5辆car颜色不同,driver不同,MilersperGollen不同. 你判断car的driver,颜色,mpg 1.画一个CMOS的二输入与非门 2.画CMOS的反相器，Vo-Vi图，指出其中NMOS和pMOS的工作区。3.画.没懂 4.画六个寄存器组成的RAM，说明哪些是存数据（？），哪些是time control line 5.描述阻抗的定义，比较在CMOS过程中，金属，xx，diffusion的阻抗 1. 仲裁器的两种模式算法。设计一个有三个设备的仲裁机制，画图说明，可以用自然语言 2. 序列检测。输出脉冲。 3.可控制信号检测机制，一个组合逻辑，就是与非门、或非门的一个组合逻辑。根据图示，写出一组输入信号，和预期输出信号。 4. 两头分别是一个触发器，中间是个组合逻辑，根据延迟，确定系统最大频率。并考虑当延迟分别是mindelay和maxdelay时我们要考虑的关键时序问题。（前者我考虑的是建立时间和保持时间是否满足时序要求，后者我考虑组合逻辑延时问题，并说明可以用流水线解决。不一定对或者全面，大家讨论）。 6.有关fifo的问题。给出波形，考查fifo的概念。以及fifo数据宽度分别为64bits和128bits时的层数。（此题如果设计过fifo估计就比较简单了,我凭感觉做的答案，就不写了，.免得大家见笑啊 1.图示从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool. 2.用perl或TCL/Tk实现一段字符串识别和比较的程序. (唉,都不懂) 3.画出一种CMOS的