verilog数字钟

I武汉理工大学课程设计基于VERILOGHDL的简易电子钟设计摘要VERILOG是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用VERILOGHDL对简易电子钟的设计，达到对VERILOGHDL的理解，同时对CPLD器件进行简要了解。本文着眼于使用EDA开发工具实现简易电子钟的设计。随着微电子技术，计算机技术的不断发展和完善，EDA技术已日趋成熟逐渐成为现代电子技术的II核心。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VERILOGHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。EDA技术广泛应用于机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域。对ALTERA公司FLEX10K系列的EPF10K10简要介绍，ALTERA公司软件MAXPLUS简要介绍和应用VERILOGHDL对电子钟进行设计。关键词电子钟；现代电子技术；EDA技术；专用集成电路；IIIABSTRACTISWIDELYUSEDVERILOGHARDWAREDESCRIPTIONLANGUAGE,CANBEUSEDINHARDWAREDESIGNPROCESSMODELING,SYNTHESISANDSIMULATIONPHASESWITHTHECONSTANTEXPANSIONOFTHEHARDWAREDESIGN,HARDWAREDESCRIPTIONLANGUAGETODESCRIBETHEAPPLICATIONOFTHECPLDARCHITECTURE,ADESIGNOFASICSANDOTHERICSMAINSTREAMTHROUGHTHEAPPLICATIONOFVERILOGHDLDESIGNOFSIMPLEELECTRONICCLOCK,TOTHEUNDERSTANDINGOFVERILOGHDL,WHILEABRIEFUNDERSTANDINGOFTHECPLDDEVICETHISARTICLEFOCUSESONTHEUSEOFEDATOOLSTOACHIEVETHEDESIGNOFSIMPLEELECTRONICCLOCKASMICROELECTRONICTECHNOLOGY,COMPUTERTECHNOLOGYCONTINUESTOEVOLVEANDIMPROVE,EDATECHNOLOGYHASMATUREDGRADUALLYBECOMETHEHEARTOFMODERNELECTRONICTECHNOLOGYEDATECHNOLOGYISTOTHECOMPUTERASATOOLDESIGNERINEDASOFTWAREPLATFORM,WITHCOMPLETEHARDWAREDESCRIPTIONLANGUAGEVERILOGHDLDESIGNFILES,ANDAUTOMATICALLYBYACOMPUTERTOCOMPLETETHELOGICCOMPILER,SIMPLIFICATION,SEGMENTATION,INTEGRATION,OPTIMIZATION,PLACEMENT,ROUTINGANDSIMULATION,UPADAPTERCHIPFORTHESPECIFICTARGETCOMPILATION,MAPPINGANDPROGRAMMINGLOGICTODOWNLOADANDSOONEDATECHNOLOGIES,CIRCUITDESIGNGREATLYIMPROVESTHEEFFICIENCYANDOPERABILITY,REDUCINGTHELABORINTENSITYOFTHEDESIGNEREDATECHNOLOGYISWIDELYUSEDINMACHINERY,ELECTRONICS,COMMUNICATIONS,AEROSPACE,CHEMICAL,MINERAL,BIOLOGICAL,MEDICAL,MILITARYANDOTHERFIELDSONALTERASFLEX10KSERIESEPF10K10BRIEF,ALTERACORPORATIONSOFTWAREMAXPLUSBRIEFINTRODUCTIONANDAPPLICATIONOFVERILOGHDLDESIGNOFTHEELECTRONICCLOCKKEYWORDSMODERNELECTRONICTECHNOLOGYEDATECHNOLOGYSPECIFICINTEGRATEDCIRCUITIV目录摘要IIABSTRACTIII引言1一、绪论21开发背景和目的22方案论证23设计内容和主要工作3二、电子钟开发环境及硬件基础51VERILOGHDL硬件描述语言简介52EPF10K10相关说明7三、电子钟的7大模块设计及仿真芯片生成91计时功能模块92闹铃设置功能模块93校时功能模块104秒表功能模块115整点报时功能模块126闹铃屏蔽及响铃功能模块137秒表提示铃声功能模块13四、电子钟的设计及仿真141功能描述142源程序（基于VERILOGHDL语言）143模块仿真204译码显示模块21五、论文总结23致谢24参考文献251引言随着电子技术的发展，现场可编程门阵列FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子CAD软件，在实验室里就可以设计自己的专用集成电路ASIC器件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性，而且器件具有用户可编程特性，大大缩短了设计周期，减少了设计费用，降低了设计风险。目前数字系统的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下地逐层完成相应的描述综合优化仿真与验证，直到生成器件，实现电子设计自动化。其中电子设计自动化（EDA）的关键技术之一就是可以用硬件描述语言（HDL）来描述硬件电路。VHDL是用来描述从抽象到具体级别硬件的工业标准语言，它是由美国国防部在80年代开发的HDL,现在已成为IEEE承认的标准硬件描述语言。VHDL支持硬件的设计、验证、综合和测试，以及硬件设计数据的交换、维护、修改和硬件的实现，具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利用等优点。利用VHDL这些优点和先进的EDA工具，根据具体的实际要求，我们可以自己来设计串口异步通信电路。2一、绪论1开发背景和目的二十一世纪是信息化高速发展的世纪，产业的信息化离不开硬件芯片的支持。芯片技术的进步是推动全球信息化的动力。因此在二十一世纪掌握芯片技术是十分有必要的。20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。VERILOGHDL是一种硬件描述语言（HDLHARDWAREDISCRIPTIONLANGUAGE），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。以硬件描述语言VERILOG所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。32方案论证方案一采用数字逻辑电路制作，用IC拼凑焊接实现，这种电路很直观，简单方便。但应用数字逻辑电路制作的话，使用的器件较多，连接复杂，体积大，功耗大。电路中焊点和线路较多会,使成品的稳定度和精度大大降低。方案二采用现场可编程逻辑器件（FPGA）制作，利用EDA软件中的VERILOGHDL硬件描述语言编程进行控制，然后烧制实现采用FPGA来设计的原理图由控制输入电路、FPGA、显示电路和扬声器电路组成。控制输入电路主要是为用户设计的,起到一个输入控制的作用FPGA是现场可编程逻辑器件,也是本设计方案的核心内容,它是实现电子钟运作的主要控制模块由设计者把编好的VERILOGHDL程序烧制到现场可编程逻辑器件FPGA中,然后通过控制输入电路时间把信号输入到FPGA,产生不同的频率驱动扬声器同时也把发出的时间信号通过显示器输出。方案三单片机现在已经达到很成熟的阶段了,它的应用也十分广泛采用单片机来实现电子钟。对于电子钟的设计,三个方案均可以实现,但是第一个方案中采用的是数字逻辑电路来制作,该电路硬件所需的器材多,体积庞大,比较复杂,而且精度和稳定度都不是很高第二个方案采用的是现场可编程逻辑器件来实现,它的优点是所有电路集成在一块芯片上，此方案所需的外围电路简单,这样它的体积就减少了，同时还提高了系统的稳定度。还可以用MAXPLUSII软件进行仿真和调试等。设计人员可以充分利用VERILOGHDL硬件描述语言方便的编程，提高开发效率，缩短研发周期，降低研发成本；而且易于进行功能的扩展，实现方法灵活，调试方便，修改容易方案三也有它的优点,但同时也存在缺点它对设计者的要求比较高,设计者对软硬件必须十分熟悉和方案二来比它的实验仿真没有方案二简单直观,调试也有一定的难度在外界环境相同的条件下,方案三设计出来的产品精度和稳定度要比方案二稍微差一些因此,电子钟的设计我们选择方案二来实现。3设计内容和主要工作1基本功能4具有“秒”、“分”、“时”计时功能，小时按24小时制计时。具有校时功能，能对“分”和“小时”进行调整。具有闹钟功能，在设定的时间发出闹玲音，其中闹铃设置为0000时无效。具有整点报时功能，每逢整点按照秒的时序产生四短一长的报时音。5二、电子钟开发环境及硬件基础1VERILOGHDL硬件描述语言简介VERILOGHDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，它是由GDAGATEWAYDESIGNAUTOMATION公司的PHILMOORBY在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年MOORBY推出它的第三个商用仿真器VERILOGXL,获得了巨大的成功，从而使得VERILOGHDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VERILOGHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了VERILOGHDL,并成立LVI组织以促进VERILOGHDL成为IEEE标准，即IEEESTANDARD13641995模块是VERILOG的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述设计的数据流行为使用连续赋值语句进行描述时序行为使用过程结构描述。一个模块可以在另一个模块中使用。说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任何地方；但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。为了使模块描述清晰和具有良好的可读性,最好将所有的说明部分放在语句前。本书中的所有实例都遵守这一规范。在模块中，可用下述方式描述一个设计1数据流方式2行为方式3结构方式4上述描述方式的混合。VERILOGHDL模型中的所有时延都根据时间单位定义。使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义。如果没有编译器指令,VERILOGHDL模拟器会指定一个缺省时间6单位。IEEEVERILOGHDL标准中没有规定缺省时间单位。用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值语句中，某个值被指派给线网变量。请注意连续赋值语句是如何对电路的数据流行为建模的；这种建模方式是隐式而非显式的建模方式。此外,连续赋值语句是并发执行的，也就是说各语句的执行顺序与其在描述中出现的顺序无关。设计的行为功能使用下述过程语句结构描述1INITIAL语句此语句只执行一次。2ALWAYS语句此语句总是循环执行,或者说此语句重复执行。只有寄存器类型数据能够在这两种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的初始化语句和ALWAYS语句在0时刻并发执行。在顺序过程中出现的语句是过程赋值模块化的实例。模块化过程赋值在下一条语句执行前完成执行。过程赋值可以有一个可选的时延。时延可以细分为两种类型1语句间时延这是时延语句执行的时延。2语句内时延这是右边表达式数值计算与左边表达式赋值间的时延。在VERILOGHDL中可使用如下方式描述结构1内置门原语在门级；2开关级原语在晶体管级；3用户定义的原语在门级；4模块实例创建层次结构。通过使用线网来相互连接。VERILOGHDL的设计流程1文本编辑用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VERILOGHDL文件保存为V文件。2功能仿真将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只有在布线完成之后，才进行时序仿真）。3逻辑综合将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成EDF（EDIF）的EDA工业标准文件。74布局布线将EDF文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到CPLD/FPGA内。5时序仿真需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序（也叫后仿真）。2EPF10K10相关说明EPF10K10隶属于ALTERA公司生产的FLEX10K系列产品，此系列集成度从几万门到几十万门，是业界第一个在PLD中嵌入存储器块的器件。具有许多特点高密度。10000到250000典型门；功能强大的I/O引脚。每一个引脚都是独立的三态门结构，具有可编程的速率控制；嵌入式阵列块（EAB）。每个EAB提供2K比特位，可用来作存储器使用或者用来实现一般的逻辑功能；逻辑单元采用查找表（LUT）结构；采用快速通道（FASTTRACK）互连，速度快并可预测延时；具有实现快速加法器和计数器的专用进位链和实现高速、多输入逻辑函数的专用级连链；其中EPF10K10相关电路说明如下EPF10K10板，内含预定型10K10主体电路和自定义实验区二个部分；预定型10K10主体电路特点如下采用ALTERA公司10K10PLCC84脚器件；使用有源晶振4MHZ增强线路板抗干扰性能；采用三种不同的配置方式，对ALTERA公司的10K10芯片进行配置通过EDA软件使用本板提供的JTAG接口下载到10K10器件中对其进行加载配置；通过EDA软件使用本板提供的PSMODE接口下载到10K10器件中对其进行加载配置；为了确保系统板掉电又重新上电后能使10K10正常运行，本系统板提供ALTERA公司EPC1441或EPC1P8二种器件对10K10作上电后自动加载配置。本EDA板提供电源接线端子5V，GND数字地，12V或自定义，12V或自定义，SGND模拟地及电源测试引线口5V、12V、12V，均给出信号信息LED指示灯，本EDA板提供JTAGPSMODE代码下载信号信息LED指示灯。自定义实验区特点如下本EDA板提供三个试验区，其中数字电路实验区A、B二个，模拟电路实验区C一个；为了提高EDA系统板抗干扰性能，模拟地和数字地采用分开设计，而且增加了实验区电路的可塑性，数字电路实验区配有5VGND数字地，用户电路实验自由连接点，模拟电路实验区配有5VSGND模拟地，12V、12V用户电路实验，自由连接点，用户实验区电路自由连接点8共为1908个点，其中数字电路实验区用户自由连接点为2X49行X12列6行X8列1272个点，模拟电路实验区用户自由连接点为49行X12列6行X8列636个点，提供10K10可用的全部I/O脚引线插座，方便与用户实验区任意连接。实验区连线方式通常使用三种方式元器件直接焊接方式,一次性使用；实验区可焊接可插接排针孔,以便实验电路任意搭接,增强使用的灵活性,多次性；实验区可选配安装通用实验面包板,无须做B项操作,面包板可安装三块。EDA板上跳线连接说明JP8控制EPC1441/EPC1P85V电压的提供,JTAGMODEJP,JTAG下载方式支持由本跳线组确定4个全短接,则允许JTAG方式下载；断开则屏蔽JTAG方式下载；PSMODEJPPS下载方式支持由本跳线组确定5个全短接,则允许PS方式下载；断开,则屏蔽PS方式下载；JP10MSEL0信号受控脚跳左，则MSEL0为0；跳右则MSEL0为1；JP11MSEL1信号受控脚跳左，则MSEL1为0；跳右则MSEL1为1；PWR5V5V跳线开关跳左，5V为ON接通；跳右5V为OFF关闭；PIN1_OSCALTERA10K10PIN1脚的时钟信号输入端，跳左CLOCK信号频率，由U5晶振确定；跳右，CLOCK信号频率由上层独立型适配器的时钟晶振确定；PIN43_OSCALTERA10K10PIN43脚的时钟信号输入端跳左，CLOCK信号频率由U5晶振确定；跳右，CLOCK信号频率由上层独立型适配器的时钟晶振确定；J1A控制数字实验A区的5V；DC电源电压；J2A控制数字实验A区的电源电压数字信号地GND；J1B控制数字实验B区的电源电压数字信号地GND；J1C控制模拟实验C区的12V；J2C控制模拟实验C区的12V；J3C控制模拟实验C区的电源电压模拟信号地SGND5；EDA板上电源端子接口LED指示灯说明；JPWR电源电压接线端子，从上往下顺序定义为5VGND、12V12VSGND；PWRT电源电压测试接线端子，从上往下顺序定义，同JPWR5VGND、12V12VSGND；JTAG_MODEALTERA10K10JTAG方式下载接口；PS_MODEALTERA10K10PS方式下载接口；10K10IN1ALTERA10K10外扩展，I/O引线接口1；10K10IN2ALTERA10K10外扩展，I/O引线接口2；JP2、JP3、JP4、JP5、JP6向上可选配；GEXIN各种独立型适配器；LED指示灯D2、D3、D4、TCK、LED、PSLED分别为5V、12V、12V、JTAG；PS信号指示灯。9三、电子钟的7大模块设计及仿真芯片生成本章根据模块功能共分为七个模块，分别为计时模块、闹铃设置模块、校时模块、秒表功能模块、整点报时模块、闹铃屏蔽及响铃功能模块、秒表提示铃声功能模块。1计时功能模块模块功能为正常计时，即每秒钟读一次数，秒表加1，秒计时满60进1给分计时，分计时满60进1给小时计时，小时计时满24清零。从功能上讲分别为模60计数器，模60计数器和模24计数器。图31计时模块芯片图图32计时模块仿真波形图2闹铃设置功能模块模块功能为设置闹铃的分钟和小时，设置的时候由TURN控制调整分钟及调10整小时之间的切换，每按一次CHANGE，所调整的计数器加1，分钟计数器满60清零，小时计数器满24清零。图33闹铃模块芯片图图34闹铃仿真波形图3校时功能模块模块功能为修正分钟和小时时间以及秒钟的精确调整清零。由TURN控制调整分钟和调整小时之间的切换，每按一下CHANGE所调整的计数器加1，分钟计数器满60清零，小时计数器满24清零；秒种的精确调整清零具体为在正常计时的情况下，长时间按住TURN，即可使秒钟清零，进行精确调时。11图35校时模块芯片图图36校时仿真波形图4秒表功能模块模块功能为进行手动计时，按一下COUNT为计时，再按一次COUNT为停止计时，保存计数数值，依此类推；按一次CLR为计数清零，停止计数。计数器共有三个，分别为百分秒的模100计数器，秒钟的模60计数器和分钟的模60计数器。12图37秒表模块芯片图图38秒表仿真波形图5整点报时功能模块模块功能为当计时模块中分钟显示为59,秒种为55时开始,每秒都发出一次短音1/4秒当秒种和分钟同时显示为0时,发出一声长音3/4秒；CLK1000为扬声器驱动频率。图39报时模块芯片图13图310报时模块仿真波形图6闹铃屏蔽及响铃功能模块功能为当计时模块中的分钟和小时都等于闹铃设置的分钟和小时的时候，从计时模块中的秒种为0时开始响铃，响铃时间20秒；但是可以通过一直按住CHANGE来屏蔽闹铃声音。7秒表提示铃声功能模块从秒表的分钟位和秒钟位均为59，且百分秒位为76开始，到分钟位秒钟位和百分秒位全部为零同时有分钟位产生的进位这一时刻，之间的14秒时间发出一声提示音，提示秒表已经计时1个小时，开始下一个小时的计时，请予以记录。由于这两个模块有太多的输入，所以不进行模块符号和波形仿真。小节首先由4HZ的输入时钟产生一个1HZ的时钟基准信号，用MODE信号应用CASE语句控制系统在MODE2时产生小时调整信号COUNT1或分钟调整信号COUNTA（通过是否按下TURN决定）用于随后的手动校时；在MODE1时就产生用于闹钟功能的小时调整信号COUNT2或分钟调整信号COUNTB（也通过是否按下TURN决定），现在调整的状态由LEDMIN和LEDHOUR两个发光二极管显示，这些COUNT信号由CHANGE键提供。14再通过LOOP索引判断是否快速按下CHANGE键，若是，产生NUM1信号用于连续快速1，此功能应用于手动校时和闹钟定时中。然后加入计时校时中的分钟计数时钟CT1，定时状态下调整分钟的时钟CT2，计时校时中的小时计数时钟CTA，定时状态下调整小时的时钟CTB。再设计这些时钟下的进程秒计数进程通过按住TURN且MODE不变一段时间来清零，当指示秒数的计数器十六进制数SEC1的前四位为1001（9）的时候，后四位1（进一位）前四位清零，不然继续计数来实现。分计数进程当值MIN159时清零同时小时的时钟HCLK1，当指示分钟数的计数器十六进制数MIN1的前四位为D9的时候，后四位1（进一位）前四位清零，不然继续计数。小时计数进程当值HOUR123时清零，当指示小时数的计数器十六进制数HOUR1的前四位为D9的时候，后四位1（进一位）前四位清零，不然继续计数。闹铃功能的小时与分钟调节也同上理设置。再通过赋值语句显示各个状态下的时分秒。15四、电子钟的设计及仿真1功能描述计时功能包括时、分、秒的计时，分别类似于模24、模60、模60计数器。闹钟功能在设定的时间发出闹玲音，其中闹铃设置为0000时无效。校时功能能方便的对小时、分钟和秒进行手动调整以校准时间。整点报时每逢整点按照秒的时序产生四短一长的报时音。秒表功能在每次计数满一小时的时候，发出一声提示音。2源程序（基于VERILOGHDL语言）MODULECLOCKCLK,CLK_1K,MODE,CHANGE,TURN,ALERT,HOU,MIN,SEC,LD_AL,LD_H,LD_MINPUTCLK,CLK_1K,MODE,CHANGE,TURNOUTPUT70HOU,MIN,SECOUTPUTALERT,LD_AL,LD_H,LD_MREG70HOU,MIN,SEC,THOU,TMIN,TSEC,AHOU,AMINREG10M,FM,SOUNDREGLD_H,LD_MREGCLK_1HZ,CLK_2HZ,MCLK,HCLKREGALERT1,ALERT2,EARREGCOUNT1,COUNT2,LCOUNT1,LCOUNT2WIRECT1,CT2,LCT1,LCT2,M_CLK,H_CLKALWAYSPOSEDGECLKBEGINCLK_2HZ8H54|TMIN|TSECIFTSEC8H54ALERT2EAR/产生短音21ELSEALERT2EAR/产生长音ELSEALERT20ENDASSIGNALERTALERT1CLK_1K/闹铃音和整点报时信号输出ENDMODULE3模块仿真图41模块芯片生成图22图42整体图仿真波形图图43局部仿真波图4译码显示模块38译码器的原理框图及真值表如图及表所示，3个输入A20可能出现8种组合情况000，001，010，011，100，101，110，111，这样就可控制8个输出Y70相应的某1位输出为“0”。23A038译码器A1A2Y70输入输出A20Y7000011111110001111111010101111101101111110111输入输出A20Y7010011101111101110111111101011111111101111111表41译码器真值表图44译码器的原理框图七段显示译码器的原理框图及真值表如图及表所示，4个输入D30可能出现16种组合情况；它的7个输出Y60分别控制共阴LED数码管的A、B、C、D、E、F、G七段的亮/灭，从而显出对应的16个字符。ABGCDEFD30Y60七段显示译码器图45七段显示译码器的原理框图表428421BCD七段显示译码器真值表输入输出D30Y60A,B,C,D,E,F,GH“0“1,1,1,1,1,1,0H“1“0,1,1,0,0,0,0H“2“1,1,0,1,1,0,1H“3“1,1,1,1,0,0,1输入输出D30Y60A,B,C,D,E,F,GH“4“0,1,1,0,0,1,1H“5“1,0,1,1,0,1,1H“6“1,0,1,1,1,1,1H“7“1,1,1,0,0,0,0输入输出D30Y60A,B,C,D,E,F,GH“8“1,1,1,1,1,1,1H“9“1,1,1,1,0,1,1H“A“1,1,