利用CPLD设计可调时数字钟

数字电路课程设计 题目： 利用 CPLD 设计可调时数字钟 学 院 电子信息工程学院 专 业 学 号 姓 名 教 师 装 订 线 基于 CPLD 数字时钟设计 摘 要 本次课程设计是用数字电路知识以及 Maxplus软件进行的制作，首先理 解电路原理图，然后进行了焊接，本次焊接增加自己的动手能力。然后对数字 电路书又进行了复习，最后应用 Maxplus软件进行了编程。 电路通过使用数字元件，来构成完成二十四小时的数字钟设计，并且将译 码器和数据选择器配合使用来完成动态的显示输出。此外，外部控制开关用来 控制电路，使得该电路可以完成保持、清零、快速校对时间等一系列的功能。 本系统的难点在于 EDA 系统作图及最后系统优化的应用。尤其是小数点的显示 控制，用一个或门，通过 1Hz 来控制第三个数码管的点显示，再通过一个与非 门来控制第五个数码管的点显示,第五个数码管的点在整个脉冲阶段显示，而第 三个数码管的点只有在低电平时显示，以达到结果是第五个数码显示管的点常 亮，而第三个数码管的点以 1Hz 的频率闪烁。 制作中经常遇到各种问题，如第一次用的七段译码器显示六和九时，显示 的不是很好，就重新自己做的译码器，让其显示的比较完美，而且也出现了制 作的程序太大问题，最后不断的修改终于成功了。 关键词：数字电路 Maxplus 七段译码器 目 录 一 总体设计方案.1 1.1 设计要求 .1 1.2 设计原理 .1 1.2.1 电源电路.1 1.2.2 振荡电路与分频电路 .1 1.2.3 显示电路.2 二 各模块说明.4 2.1 设计思路及步骤 .4 2.2 总体框图 .4 2.3 各模块说明 .5 2.3.1 BCD-7 段译码显示电路 .5 2.3.2 时间计数器电路.5 2.3.3 数据选择器电路.9 2.3.4 译码器电路.10 2.3.5 比较器电路.10 2.3.6 按键消抖电路.11 2.4 数字钟电路总图 .12 三 课程总结.13 3.1 遇到的问题及其解决办法 .13 3.2 收获与体会 .13 参考文献.14 1 一 总体设计方案 1.1 设计要求 1、以数字形式显示时、分、秒的时间； 2、要求手动校时、校分、校秒； 3、调节时间时对应显示位以 2Hz 频率闪烁； 4、时与分显示之间的小数点常亮； 5、分与秒显示之间的小数点以 1Hz 频率闪烁； 6、各单元模块设计即可采用原理图方式也可以用Verilog 程序进行设 计。 1.2 设计原理 1.2.1 电源电路 如图 1.1 示为实验所需的电源电路。 图 1.1 电源电路 1.2.2 振荡电路与分频电路 晶体振荡器给数字钟提供一个频率稳定准确的 32768Hz 的方波信号,可保证 数字钟的走时准确及稳定. 分频电路采用 T 触发器对其分频，每经过一个 T 触发器对其二分频，所以 各点的分频倍数分别为：QD: 24 QE: 25 QF: 26 QG: 27 QH: 28 QI: 2 29 QJ: 210 QL: 212 QM: 213 QN: 214；此处采用的是 32768Hz 的晶振， 故分频之后 QF:512Hz、QI:64Hz、QN:2Hz。 电路原理图如右图 1.2 所示。 图 1.2 分频电路 1.2.3 显示电路 计数器实现了对时间的累计以 8421BCD 码形式输出,选用显示译码电路将计 数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流. 图 1.3 显示电路 数码管是共阴数码显示管，当其控制端为“0”时，数码显示管显示。显示 模块输入时钟频率为 512Hz，显示刷新频率约为 85Hz。如图 1.3 示。 3 1.2.4 CPLD 电路原理图 此原理图 1.4 的 MODE 和 ADD 分别控制校正位和其校正位进行加一校正。 MODE 共有七个状态分别对应六个数码管的校正和正常计数。 图 1.4 实验原理图 4 二 各模块说明 2.1 设计思路及步骤 1 按原理图和元件插件图完成电路的焊接； 2 拟定数字钟的组成框图，划分模块； 3 对各单元模块电路进行设计与波形仿真； 4 总体电路设计与仿真； 5 程序下载与调试。 2.2 总体框图 图 2.1 总体框图 数字时钟总图数字时钟总图 计数器数据选择器译码器 512 显示位 控制信号 时间调节 小数点控制 按键消抖 清零闪烁控制 三进制计数六进制计数十进制计数 5 2.3 各模块说明 2.3.1 BCD-7 段译码显示电路 图 2.2 译码显示电路原理图 工作原理：利用集成块 7449 实现译码功能，完成对应十进制信号在数码管 上的显示。 该电路仿真图如图所示： 图 2.3 译码显示电路仿真图 2.3.2 时间计数器电路 利用 7493 连成一个六进制计数器，仿真正确后命名为 cnt6。 6 图 2.4 六进制计数器电路原理图 图 2.5 六进制计数器仿真图 利用 7493 连成一个十进制计数器，仿真正确后命名为 cnt10。 图 2.6 十进制计数器原理图 7 图 2.7 十进制计数器仿真图 利用 7493 连成一个三进制计数器，仿真正确后命名为 cnt3。 图 2.8 三进制计数器原理图 图 2.9 三进制计数器仿真图 将三进制、六进制、十进制计数器连接成计数器电路，如下图所示。 8 图 2.10 计数器电路原理图 图 2.11 计数器仿真图 9 2.3.3 数据选择器电路 参照数字电路设计讲义，连接数据选择器电路。 图 2.12 数据选择器电路图 图 2.13 数据选择器仿真图 10 2.3.4 译码器电路 参照数字电子技术基础中显示译码器真值表及逻辑表达式，连接译码器电 路，以控制显示块显示 09 十个数字。 图 2.14 译码器电路原理图 2.3.5 比较器电路 11 图 2.15 比较器电路原理图 图 2.16 比较器电路仿真图 2.3.6 按键消抖电路 64Hz 消抖动模块时钟 利用两个 D 触发器连成一个二位移位寄存器，用 64Hz 频率对 key 进行采样， 依次寄存在二位移位寄存器中，若前后一致则结果为这个值，若前后不一致则 保持原结果。功能如下表所示： 表 2-1 第一 D 触发器第二 D 触发器结 果 000 0/11/0 保持 111 图 2.17 按键消抖电路原理图 图 2.18 按键消抖电路仿真图 12 2.4 数字钟电路总图 数码管显示控制电路工作原理：以 512Hz 的频率作为时钟脉冲，用六进 制计数器为三八译码器提供六个不同状态，每个数码管的显示频率约为 85Hz, 观测到的结果为：数码管常亮。此电路的巧妙之处在于小数点的显示是用一个 或门，通过 1Hz 频率来控制第三个数码管的小数点显示，再通过一个与非门来 控制第五个数码管的小数点显示。第五个数码管的小数点在整个脉冲阶段显示， 而第三个数码管的小数点只有在低电平时显示，故观察到结果是第五个数码管 常亮，而第三个数码管的小数点以 1Hz 的频率闪烁。 图 2.19 数字钟电路全图 13 三 课程总结 3.1 遇到的问题及其解决办法 焊接方面： 1元件安插和焊接的矛盾：若是把元件全部安插完毕再焊接，在焊接时管 脚之间影响下烙铁，若是安插一个焊一个会影响效率。后来采用的方法 是分步来，安插一部分焊接一部分。并且安插和焊接时先焊接较低的元 件，然再焊较高元件； 2焊接时要注意元件与电路板的高度，管脚长度，避免虚焊和短路。我就 是在焊接后试着接通电源，指示灯亮，过了几天接上电源却发现指示灯 不亮了。后经查实是由于几处虚焊导致的。 软件编程方面： 1学会 maxplus2 的基本使用方法，掌握了 maxplus2 的基本功能及其在 CPLD 编程中原理及其发展应用。 2在对各个元件进行设计和摆放的时候，注意元件引脚之间的对应关系。 3通过对已知程序的改进，完成在初始状态下的自动计时功能。 3.2 收获与体会 通过利用 CPLD 设计可调时数字钟的数字电路课程设计课程，我又锻炼了动 手能力，包括焊接技术，组装技术等。让我对焊接有了更为深入的了解。对于 软件方面，我学会 maxplus2 的基本使用方法，掌握了 maxplus2 的基本功能及 其在 CPLD 编程中原理及其发展应用。此外，我的心得体会总结如： 1. 设计初期要考虑周到，否则后期改进很困难。应该在初期就多思考几个 方案，进行比较论证，选择最合适的方案动手设计。总体设计在整个设 计过程中非常重要，应该花较多的时间在上面。 2. 方案确定后，才开始设计。设计时，多使用已学的方法，如列真值表， 化简逻辑表达式，要整体考虑，不可看一步，做一步。在整体设计都正 确后，再寻求简化的方法。 3. 在设计某些模块的时候无法把握住整体，这时可以先进行小部分功能的 实现，在此基础上进行改进，虽然可能会