格雷码_二进制码转换.ppt

,格雷码变换电路,1）用组合电路设计4位格雷码/二进制码变换电路。2）学习利用原理图输入法和vhdl语言设计简单逻辑电路的方法。,实验目的：,1）采用原理图输入方法和vhdl语言设计4位格雷码/二进制码变换电路。2）建立仿真文件对该电路进行功能仿真。3)将该电路下载至实验箱验证其逻辑功能。,实验内容：,实验原理,格雷码变换电路,如何编组,如何编组,输入组名,如何设置数据类型,如何设置数据类型,如何生成模块,工程的顶层设计实体名一定要和设计文件中的实体名匹配。,练习：vhdl语言描述4为二进制转换为格雷码的电路，观察输入输出波形，编译无误后下载到实验箱进行验证。,简介基本结构基本语句设计组合电路设计时序电路,vhdl硬件描述语言基础,简介,传统数字电路设计方法不适合设计大规模的系统。众多软件公司开发研制了具有自己特色的电路硬件描述语言（hardwaredescriptionlanguage,hdl），存在着很大的差异。因此，硬件设计工程师需要一种强大的、标准化的硬件描述语言，作为可相互交流的设计环境。美国国防部在1981年提出了一种新的hdl，称之为vhsichardwaredescriptionlanguage，简称为vhdl，这种语言的成就有两个方面：描述复杂的数字电路系统;成为国际的硬件描述语言标准.,vhdl硬件描述语言基础,优点,用于设计复杂的、多层次的设计。支持设计库和设计的重复使用与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。有丰富的软件支持vhdl的综合和仿真，从而能在设计阶段就能发现设计中的bug，缩短设计时间，降低成本。vhdl有良好的可读性，容易理解。,简介,vhdl硬件描述语言基础,库,库是vhdl语言编写的源程序及其通过编译的数据的集合，由各种程序包组成，常见的为std库，ieee库。,库和程序包,std库是标准库，常用的程序包为standard。standard程序包定义了基本数据类型(如：bit数据类型等)和函数及各种类型之间的转换。该程序包实际应用中已经隐性打开，不需要用use语句另外说明。,ieee库是按照国际ieee组织制定的工业标准进行编写的标准资源库，常用程序包为std_logic_1164程序包，std_logic_signed和std_logic_unsigned程序包，std_logic_arith程序包。,使用库必须用该语句：libraryieee;,程序包提供了各种数据类型、函数定义以及各种类型转换函数及运算等，常见的程序包有以下几种。,std_logic_1164程序包：常用数据类型（std_logic、std_logic_vector等）和函数的定义，各种类型转换函数及逻辑运算。,std_logic_signed和std_logic_unsigned程序包：定义了可用于integer数据类型和std_logic及std_logic_vector数据类型混合运算的运算符，并定义了由std_logic_vector到integer的转换函数。,std_logic_arith程序包：在std_logic_1164程序包的基础上定义了无符号数和有符号数数据类型，并为其定义了相应的算术运算、比较，无符号数和有符号数及整数之间的转换函数。,程序包,使用程序包必须用该语句：useieee.std_logic_.;,1基本标识符由字母、数字和下划线组成2第一个字符必须是字母，最后一个字符不能是下划线3不允许连续2个下划线4关键字不能用于标识符5大小写是等效的,实体名为vhdl标识符的一种。标识符是用户给常量、变量、信号、端口、子程序或参数定义的名字,vhdl的标识符（identifiers）,标识符命名规则,例如：h_adder,mux21,example为合法标识符；2adder,_mux21,ful_adder,adder_,and为错误的标识符。,实体,3port中定义了信号名、端口模式、端口类型。,entityand_gateisport(a,b:inbit;y:outbit);endand_gate;,vhdl硬件描述语言基础,端口类型,端口模式,信号名,端口模式包括：in、out、inout、buffer。,5要用关键字end结束该实体,端口类型定义端口的数据类型，,信号名为标识符，要符合标识符的命名规则,实体,vhdl语言的基本结构,vhdl数据类型,vhdl数据类型分为逻辑数据类型和数值数据类型。,逻辑数据类型,boolean(布尔代数),信号形式：false、true）；,bit(位)信号形式：（0，1）；,bit_vector(位数组)信号形式：“00111”等。,以上三种数据类型都在std库的standar程序包中定义。,std_logic(标准逻辑位)信号形式：0、1、x(不定)、z(高阻)，l(弱信号0)，h(弱信号1)，w（弱信号不定），（不可能情况）。,std_logic_vector（标准逻辑位矢量）,以上两种数据类型都在ieee库的std_logic_1164程序包中定义。,使用这两种数据类型必须有两条声明语句：,libraryieee；useieee.std_logic_1164.all;,结构体（architecture）,architecture结构体名of实体名is-声明begin-结构体部分end结构体名;,结构体描述实体的行为功能，其格式如下,architecturerhlofand_gateisbeginy=aandb;endrhl;,1声明部分包括：结构体所用的内部信号及数据类型；元件例化声明。,2结构体部分主要包括：并行语句信号赋值；进程（顺序语句）；元件例化语句。,3最后以end结束结构体部分。,vhdl语言的基本结构,逻辑运算符,逻辑运算符,and（与），or（或），not（非），nand（与非），nor（或非），xor（异或），xnor（同或）。,能进行逻辑运算的数据类型：bit、bit_v