李建英-EDA技术实验多媒体课件

电子设计自动化EDA技术实验,湖南文理学院电信学院,授课教师：李建英联系地点：电工电子教研室E3-A214TEL_mail：Ljydem_91,授课教师及联系方式,教材及参考资料,教材：EDA技术及应用谭会生、张昌凡编著西安电子科技大学出版社参考资料：CPLD技术及其应用宋万杰等编著西安电子科大出版社出版VHDL硬件描述语言与数字逻辑电路设计侯伯亨顾新等编著西安电子科技大学出版社CPLD/FPGA的开发和应用徐光辉等编著电子工业出版社出版,门户和资源网站,相关学习网站,实验体系,实验内容,电子设计自动化（EDA）实验,指导思想,参考资料,实验体系,返回,EDA实验体系,点击“返回”按钮可返回主页,指导思想,EDA实验反映了我国当前在数字实验教学体系、内容和方法上的改革思路和教学水平。,EDA实验能使学生尽快掌握现代电子设计自动化技术的新方法、新工具和新手段。,电子设计自动化（EDA）实验是我校国家面向21世纪电工电子课程体系改革和电工电子教学基地建设教学改革的研究成果。,EDA实验教学的目标定位在系统地、科学地培养学生的实际动手能力、理论联系实际的能力、工程设计能力与创新意识。,返回,点击“返回”按钮可返回主页,第一部分MAX+PLUSII开发工具,MAX+plusII设计流程,图形或HDL编辑器,编译网表提取、数据库建立、逻辑综合、逻辑分割、适配,延时网表提取、编程文件汇编,编程器,设计输入,综合或编辑,适配器件,下载,仿真,半加器,只求本位和，不考虑低位的进位。实现半加操作的电路叫做半加器。,C=AB,A、B为两个加数,C为向高位的进位,S为半加和,被加数、加数以及低位的进位三者相加称为“全加”，实现全加操作的电路叫做全加器。,Ci-1：来自低位的进位,Ci：向高位的进位,全加器,第1章MAX+PLUSII图形输入方式,1.1基本设计步骤,步骤1：为本项工程设计建立文件夹,注意：文件夹名不能用中文，且不可带空格。,以1位全加器设计为例讲述MAX+PLUSII图形输入方式设计流程,文件夹名取为adder注意，文件夹名不可用中文,为设计全加器新建一个文件夹作工作库,步骤1：为本项工程设计建立文件夹,步骤2：打开MAX+PLUSII，输入设计项目和存盘,进入MAX+plusII，建立一个新的设计文件,使用原理图输入方法设计必须选择打开原理图编辑器,新建一个设计文件,图形编辑器窗口简介,元件输入对话框,首先在这里用鼠标右键产生此窗，并选择“EnterSymbol”输入一个元件,也可在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT,然后用鼠标双击这基本硬件库,这是基本硬件库中的各种逻辑元件,Prim库：(primitives)Prim库中含：各种基本门电路各种触发器各种缓冲器输入/输出脚电源、地Altera的Prim库符号,mf库：(macrofunction)mf库中含：以74系列为主Altera的mf库符号,Mega_lpm库：Mega_lpm为：LibraryofParameterizedModules参数化的模块库Altera的Mega_lpm库符号,将所需元件全部调入原理图编辑窗口,连接好的原理图,输出引脚OUTPUT,输入引脚INPUT,将他们连接成半加器,连接好原理图并存盘,首先点击这里,文件名取为：h_adder.gdf,注意：要存在自己建立的文件夹中,再点击这里,注意选择存储位置,步骤3：将设计项目设置成工程文件(PROJECT),将当前设计文件设置成工程文件,首先点击这里,然后选择此项，将当前的原理图设计文件设置成工程,最后注意此路径指向的改变,注意：此路径指向当前的工程,步骤4：选择目标器件并编译,选择最后实现本项设计的目标器件,首先选择这里,首先消去这里的勾，以便使所有速度级别的器件都能显示出来,如选目标器件型号为EPM7128SLC84-15,器件系列选择窗选择MAX7000S系列,对工程文件进行编译、综合和适配等操作,选择编译器,编译窗口,完成编译,步骤5：时序仿真,(1)建立波形文件,首先选择（FileNew）为仿真测试新建一个文件,选择波形编辑器文件,(2)输入信号节点,从SNF文件中输入设计文件的信号节点,从SNF文件中输入设计文件的信号节点,点击“LIST”,SNF文件中的信号节点,列出并选择需要观察的信号节点,用此键选择左窗中需要的信号进入右窗,最后点击“OK”,(2)输入信号节点,图4-9列出并选择需要观察的信号节点,(3)设置波形参量,在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾),消去这里的勾，以便方便设置输入电平,(4)设定仿真时间,选择ENDTIME调整仿真时间区域,选择60微秒比较合适,(5)加上输入信号,为输入信号设定必要的测试电平或数据,(6)波形文件存盘,保存仿真波形文件,用此键改变仿真区域坐标到合适位置,点击1，使拖黑的电平为高电平,文件名和图形文件名相同存储路径也相同,(7)运行仿真器,选择仿真器,运行仿真器,(8)观察分析半加器仿真波形,半加器h_adder.gdf的仿真波形,为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器,选择时序分析器,输入输出时间延迟,(9)打开延时时序分析窗,(10)包装元件入库,选择菜单“File”“Open”，在“Open”对话框中选择原理图编辑文件选项“GraphicEditorFiles”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图中“File”菜单的“CreateDefaultSymbol”项，将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路径指定的目录中以备后用。,步骤6：管脚分配,单击此项,单击后出现下图,步骤6：管脚分配,步骤6：管脚分配,选择此项,单击Layout选项，选择DeviceView选项可观察MAX+PLUSII的默认管脚分配情况,步骤6：管脚分配,选择此项,选择后，即可进入手动分配引脚状态,步骤6：管脚分配,利用鼠标左键选定引脚,鼠标左键选定要分配的管脚，拖动鼠标到要放置的位置，松开鼠标左键，即可完成一个引脚的手动分配，依次放置所有引脚，即可完成引脚的手动分配。,再编译一次，将引脚信息编译进去,选择编程器，准备将设计好的半加器文件下载到目器件中去,编程窗口,步骤7：编程下载,(1)下载方式设定。,设置编程下载方式,在编程窗打开的情况下选择下载方式设置,选择此项下载方式,步骤7：编程下载,(1)下载方式设定。,图4-18设置编程下载方式,(2)下载,向CPLD/FPGA器件中下载配置文件,下载（配置）成功,步骤8：设计顶层文件,(1)仿照前面的“步骤2”，打开一个新的原理图编辑窗口,在顶层编辑窗中调出已设计好的半加器元件,(2)完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。,(3)将当前文件设置成Project，并选择目标器件为EPM7128SLC84-15。,(4)编译此顶层文件f_adder.gdf，然后建立波形仿真文件。,在顶层编辑窗中设计好全加器,(5)对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。,(6)引脚分配、编译并编程下载，硬件实测此全加器的逻辑功能,1位全加器的时序仿真波形,1.2设计流程归纳,MAX+plusII一般设计流程,第二部分EDA实验项目,实验一4位二进制全加器的设计EDA设计性实验,1.熟悉EDA软件使用环节，了解EDA实验过程；掌握EDA软件设计平台的VHDL、原理图等输入设计方法；3.掌握EDA软件设计平台的逻辑仿真工具；4.掌握EDA软件设计平台的综合设计、编译方法；5.掌握可编程芯片下载的方法。,实验目的,实验目的,实验要求,知识点,难点指导,必做题,实验一1位二进制全加器的设计,实验要求,利用原理图和VHDL两种输入方式，采用层次化设计方法，设计一个4位二进制全加器。经MAX+PLUSII开发软件综合、编译和仿真，通过下载电缆下载到EDA实验开发系统上的可编程逻辑器件上，利用实验开发系统上的按键模拟全加器的加数、被加数和低位进位输入端，利用指示灯模拟全加器的和的输出以及高位进位输出端。最后，通过硬件测试，验证设计的正确性。,实验目的,实验要求,知识点,难点指导,实验一1位二进制全加器的设计,实验原理,根据数字电子技术的知识，1位二进制全加器可以由两个1位半加器构成，而1位半加器的真值表如表1所示：,C=AB,A、B为两个加数,C为向高位的进位,S为半加和,实验目的,实验要求,知识点,难点指导,由半加器的真值表可得半加器的电路原理图如图1所示：,图1一位半加器原理图,1位全加器可由2个1位半加器组成，其电路原理图如图2所示：,图2一位全加器原理图,利用4个1位二进制全加器可级联为4位二进制全加器。,EDA实验的步骤及实验板的结构,软件环境的熟悉,参阅软件使用说明，在实验前具备基本应用能力；,下载到实验板如何完成,参阅使用说明中实验板接线说明。,知识点,难点指导,注意电源线的正负极不能接反！,实验一1位二进制全加器的设计,实验目的,实验要求,知识点,难点指导,1、采用原理图和VHDL混合输入方式重新设计此4位二进全加器。即：半加器采用原理图输入，而全加器采用VHDL输入方式；半加器采用VHDL输入，而全加器采用原理图输入。2、利用设计的1位二进制全加器，采用级联的方式，设计1个4位二进制全加器,可采用原理图也可采用文本输入方式。,基本仪器,实验一1位二进制全加器的设计,实验二译码器的设计EDA设计型实验,1.掌握组合逻辑电路的设计方法；,3.掌握VHDL语言的基本描述语句的使用方法。,设计并实现一个2-4或38或4-16译码器。,实验目的,实验要求,2.掌握VHDL语言的基本结构；,必做题,实验要求,知识点,难点指导,实验目的,实验二3-8译码器的设计,实验原理,常用的译码器有：2-4译码器、3-8译码器、4-16译码器。根据数字电子技术的知识，38译码器的真值表如表1所示。,根据3-8译码器的真值表，可得38译码器的逻辑符号如图1所示。,图74LS138的逻辑符号,实验要求,知识点,难点指导,实验目的,表74LS138的功能表,译码器的设计,软件平台输入方法的熟练掌握；,对于输入方法选择文本输入方法。,知识点,难点指导,通过温习课堂教学中相关知识或查阅相关资料。,实验二3-8译码器的设计,3.注意管脚锁定。,实验要求,知识点,难点指导,实验目的,基本仪器,实验二3-8译码器的设计,实验要求,知识点,难点指导,实验目的,实验三十进制计数器的设计EDA设计型实验,1.掌握时序逻辑电路的设计方法；,3.掌握VHDL语言的基本描述语句的使用方法。,设计并实现一个带有异步复位、同步时钟使能的十进制计数器，并利用实验开发系统对其进行硬件验证。,实验目的,实验要求,2.掌握VHDL语言的基本结构；,必做题,实验要求,知识点,难点指导,实验目的,实验三十进制计数器的设计,实验原理,利用VHDL语言设计一个带有异步复位和同步时钟使能的十进制加法计数器。十进制加法计数器的外围引脚图如图1所示。,图1十进制计数器的外围引脚图,实验要求,知识点,难点指导,实验目的,利用VHDL语言描述计数器时，如果使用了程序包ieee.std_logic_unsigned，则在描述计数器时就可以使用其中的函数“+”（递增计数）和“-”（递减计数）。假定设计对象是增1计数器并且计数器被说明为向量，则当所有位均为1时，计数器的下一状态将自动变成0。如果设计的是十进制计数器，那么当输出为“1001”时，下一时钟脉冲到来时，输出端应复位为初始状态“0000”，从而构成十进制计数器。,计数器的设计,程序包ieee.std_logic_unsigned的使用；,知识点,难点指导,通过温习课堂教学中相关知识或查阅相关资料。,4.注意管脚锁定。,3.时序逻辑电路设计过程中时钟脉冲的边沿测试；,实验三十进制计数器的设计,实验要求,知识点,难点指导,实验目的,基本仪器,实验三十进制计数器的设计,实验要求,知识点,难点指导,实验目的,实验四8位移位寄存器的设计EDA设计型实验,1.掌握时序逻辑电路的设计方法；,3.掌握VHDL语言的基本描述语句的使用方法。,设计并实现一个带有同步复位的8位移位寄存器。,实验目的,实验要求,2.掌握VHDL语言的基本结构；,选做题,实验要求,知识点,难点指导,实验目的,实验四8位移位寄存器的设计,实验原理,移位寄存器除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码能够在移位脉冲的作用下依次左移或右移。因此，移位寄存器不但可以用来寄存代码，还可以用来实现数据的串并转换、数值的运算以及数据处理等。图1给出了一个8位的移位寄存器的外围引脚图，此移位寄存器具有左移一位或右移一位、并行输入和同步复位的功能。,实验要求,知识点,难点指导,实验目的,图18位移位寄存器的外围引脚图,图中，CLK为时钟输入端；DATA为8位数据输入端；RESET为同步复位端，RESET1时复位有效；SHIFTLEFT为左移数据输入端；SHIFTRIGHT为右移数据输入端；MODE为模式选择输入端，MODE01时右移一位，MODE10时左移一位，MODE11时，并行输入；QOUT为数据输出端。,移位寄存器的设计,时序逻辑电路设计过程中时钟脉冲的边沿测试；,知识点,难点指导,通过温习课堂教学中相关知识或查阅相关资料。,实验四8位移位寄存器的设计,实验要求,知识点,难点指导,实验目的,基本仪器,实验四8位移位寄存器的设计,实验要求,知识点,难点指导,实验目的,实验五8位序列检测器的设计EDA设计型实验,1.掌握时序逻辑电路的设计方法；,3.掌握VHDL语言中顺序语句和并行语句的综合应用。,设计并实现一个带有异步复位的8位序列检测器。,实验目的,实验要求,2.掌握VHDL语言的基本结构；,选做题,实验要求,知识点,难点指导,实验目的,实验五8位序列检测器的设计,实验原理,序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。,实验要求,知识点,难点指导,实验目的,图18位序列检测器逻辑图,如图1所示，当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密码数相同，则输出“A”，否则仍然输出“B”。,图中，CLK为时钟输入端；DIN为串行输入数据位；CLR为异步复位端，CLR1时复位有效；D为8位待检测预置数；AB为检测结果输出。,序列检测器的设计；,时序逻辑电路设计过程中异步和同步复位的概念；,知识点,难点指导,通过温习课堂教学中相关知识或查阅相关资料。,3.时序逻辑电路设计过程中时钟脉冲的边沿测试；,实验五8位序列检测器的设计,实验要求,知识点,难点指导,实验目的,基本仪器,实验五8位序列检测器的设计,实验要求,知识点,难点指导,实验目的,实验六8位加法器的设计EDA设计型实验,1.掌握VHDL语言的基本结构；,3.掌握VHDL语言设计过程中元件例化语句的使用。,设计并实现一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器。,实验目的,实验要求,2.掌握全加器原理，能进行多位加法器的设计；,选做题,实验要求,知识点,难点指导,实验目的,实验六8位加法器的设计,实验原理,加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。,实验要求,知识点,难点指导,实验目的,实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。8位加法器的电路原理图如图1所示：,图18位加法器电路原理图,图中，A和B分别为加数和被加数输入端；CIN为加法器的低位进位输入端；S为8位加法器和的输出端；COUT为8位加法器的高位进位输出端。,8位加法器的设计；,多位加器的设计方法；,知识点,难点指导,通过温习课堂教学中相关知识或查阅相关资料。,难点指导,3.层次化的设计方法中元件例化语句的应用。,实验六8位加法器的设计,实验要求,知识点,难点指导,实验目的,基本仪器,实验六8位加法器的设计,实验要求,知识点,难点指导,实验目的,实验七数字频率计的设计EDA设计型实验,1.掌握VHDL语言的基本结构；,3.掌握VHDL基本逻辑电路的综合设计应用。,设计并调试好一个8位十进制数字频率计，并利用实验开发系统对其进行硬件验证。,实验目的,实验要求,2.掌握VHDL层次化的设计方法；,必做题,实验要求,知识点,难点指导,实验目的,实验七数字频率计的设计,实验原理,8位十进制数字频率计的逻辑图如图所示。它由一个测频控制信号发生器TESTCTL、8个有时钟使能的十进制计数器CNT10、一个32位锁存器REG32B组成。1)测频控制信号发生器设计频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当TSTEN高电平时，允许计数；低电平时，,实验要求,知识点,难点指导,实验目的,图18位十进制数字频率计逻辑图,停止计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B中，并由外部的7段译码器译出并稳定显示。锁存信号之后，必须有一清零信号CLR_CNT对计数器进行清零，为下1秒钟的计数操作作准备。测频控制信号发生器的工作时序如图2所示。为了产生这个时序图，需首先建立一个由D触发器构成的二分频器，在每次时钟CLK上沿到来时其值翻转。其中控制信号时钟CLK的频率取1Hz，而信号TSTEN的脉宽恰好为1s，可以用作闸门信号。此时，根据测频的时序要求，可得出信号LOAD和CLR_CNT的逻辑描述。由图1可见，在计数完成后，即计数使能信号TSTEN在1s的高电平后，利用其反相值的上跳沿产生一个锁存信号LOAD，0.5s后，CLR_CNT产生一个清零信号上,跳沿。高质量的测频控制信号发生器的设计十分重要，设计中要对其进行仔细的实时仿真(TIMINGSIMULATION)，防止可能产生的毛刺。,图测频控制信号发生器工作时序,2)寄存器REG32B设计设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32B的内部，并由REG32B的输出端输出，然后由实验板上的7段译码器译成能在数码管上显示输出的相对应的数值。3)十进制计数器CNT10的设计如图1所示，此十进制计数器的特殊之处是，有一时钟使能输入端ENA，用于锁定计数值。当高电平时计数允许，低电平时禁止计数。,数字频率计的设计；,测频控制信号发生器工作时序的理解；,知识点,难点指导,通过温习课堂教学中相关知识或查阅相关资料。,3.层次化的设计方法；,实验七数字频率计的设计,4.注意管脚锁定。,实验要求,知识点,难点指导,实验目的,基本仪器,思考等精度数字频率计的设计方法。,实验七数字频率计的设计,实验要求,知识点,难点指导,实验目的,实验八数字秒表的设计EDA设计型实验,1.掌握VHDL语言的基本结构；,3.掌握VHDL基本逻辑电路的综合设计应用。,设计并调试好一个计时范围为0.01秒1小时的数字秒表，并利用实验开发系统对其进行硬件验证。,实验目的,实验要求,2.掌握VHDL层次化的设计方法；,选做题,实验要求,知识点,难点指导,实验目的,实验八数字秒表的设计,实验原理,要求设计一个计时范围为0.01秒1小时的秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一计数器需设置清零信号输入外，还需在6个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起停控制开关。,实验要求,知识点,难点指导,实验目的,因此，秒表可由1个分频器、4个十进制计数器(1/100秒、1/10秒、1秒、1分)以及2个六进制计数器(10秒、10分)组成，如图1所示。6个计数器中的每一计数器的4位输出，通过外设的BCD译码器输出显示。图1中6个4位二进制计数输出的最小显示值分别为：DOUT3.01/100秒、DOUT7.41/10秒、DOUT11.81秒、DOUT15.1210秒、DOUT19.161分、DOUT23.2010分。,图1数字秒表电路的逻辑图,数字秒表的设计；,层次化的设计方法；,知识点,难点指导,通过温习课堂教学中相关知识或查阅相关资料。,3.注意管脚锁定。,实验八数字秒表的设计,实验要求,知识点,难点指导,实验目的,基本仪器,实验目的,实验八数字秒表的设计,实验要求,知识点,难点指导,实验目的,实验九交通灯信号控制器的设计EDA设计型实验,1.掌握VHDL语言的基本结构；,3.掌握VHDL状态机电路的综合设计应用；,实验目的,2.掌握VHDL层次化的设计方法；,选做题,4.掌握VHDL基本逻辑电路的综合设计应用。,实验要求,知识点,难点指导,实验目的,实验九交通灯信号控制器的设计,实验要求,设计并调试好一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，具体要求如下：1、主、支干道各设一个绿、黄、红指示灯，两个显示数码管。2、主干道处于常允许通行状态，而支干道有车来时才允许通行。当主干道允许通行亮绿灯时，支干道亮红灯。而支干道允许通行亮绿灯时，主干道亮红灯。3、当主、支干道均有车时，两者交替允许通行，主干道每次放行45S，支干道每次放行25S，在每次由亮绿灯变成亮红灯的转换过程中，要亮5S的黄灯作为过渡，并进行减计时显示。,实验要求,知识点,难点指导,实验目的,实验九交通灯信号控制器的设计,实验原理,交通灯信号控制器主要用于主干道与支干道公路的交叉路口。要求是优先保证主干道的畅通。因此，平时处于“主干道绿灯，支道红灯”状态，只有在支道有车辆要穿行主干道时，才将交通灯切向“主干道红灯，支道绿灯”，一旦支道无车辆通过路口，交通灯又回到“主干道绿灯，支道红灯”的状态。,实验要求,知识点,难点指导,实验目的,图1是交通灯信号控制器的内部电路逻辑图，整个系统由5个单元电路组成。其中，交通灯控制器JTDKZ模块：根据主、支干道传感器信号SM、SB以及来自时基发生电路的时钟信号CLK，发出主、支干道指示灯的控制信号，同时向各定时单元、显示控制单元发出使能控制信号EN1、EN2、EN3、EN4；45S定时单元CNT45S、25S定时单元CNT25S、5S定时单元CNT05S：根据SM、SB、CLK及JTDKZ发出的有关使能控制信号EN1、EN2、EN3、EN4，按要求进行定时，并将其输出传送至显示控制单元；显示控制单元XSKZ：根据JTDKZ发出的有关使能控制信号EN1、EN2、EN3、EN4选择定时单元CNT45S、CNT25S、CNT05S的输出传送至各显示译码器。,图1交通灯控制器的内部电路逻辑图,交通灯信号控制器核心JTDKZ的设计；,层次化的设计方法；,知识点,难点指导,3.状态机的设计方法；,实验九交通灯信号控制器的设计,4.注意管脚锁定。,实验要求,知识点,难点指导,实验目的,基本仪器,实验九交通灯信号控制器的设计,实验要求,知识点,难点指导,实验目的,实验十数字钟的设计EDA综合型实验,1.能进行较复杂的数字系统设计，按要求设计一个数字钟；,3.熟练地运用数字系统的设计方法进行数字