《FPGA结构与应用》PPT课件

EDA技术实用教程,第2章FPGACPLD结构与应用,2.1.1数字集成电路分类,通用型：逻辑功能比较简单，固定不变。专用型（ASIC，ApplicationSpecificIC）为某种专门用途而设计的集成电路。可编程逻辑器件（PLD，ProgrammableLogicDevice）其逻辑功能可由用户通过对器件编程来设定。,数字系统,2.1概述,图2-1基本PLD器件的原理结构图,乘积项逻辑可编程结构,2.1.2可编程逻辑器件的分类,图2-2PLD按集成度分类,按集成密度分：,按编程方式分：,一次性编程OTP（OneTimeProgrammable）器件可多次编程MTP（ManyTimeProgrammable）器件,乘积项逻辑可编程结构（PLD）：基本结构由与阵列和或阵列组成。SRAM查找表逻辑可编程结构（FPGA）：采用RAM“数据”查找的方式，并用多个查找表构成一个阵列。,按结构特点分类：,按编程工艺分：采用一次性编程的熔丝（Fuse）或反熔丝（Antifuse）元件的可编程器件，如PROM、PLA和PAL等。,采用紫外线擦除、电可编程元件，即采用EPROM、UVCMOS工艺结构的可多次编程器件。如EPLD。,采用电擦除、电可编程元件。其中一种是E2PROM，另一种是采用快闪存储器单元（FlashMemory）结构的可多次编程器件。如GAL和CPLD，Actel的FPGA是Flash。,基于静态存储器SRAM结构的可多次编程器件。目前多数FPGA是基于SRAM结构的可编程器件。,2.1.3可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM器件,PAL器件,GAL器件,FPGA器件,EPLD器件,CPLD器件,内嵌复杂功能模块的SoPC,PLA器件,2.2简单PLD结构原理,2.2.1逻辑元件符号表示,图2-3两种不同版本的国际标准逻辑门符号对照,IEEE1991版,IEEE1984版,图2-4PLD的互补缓冲器图2-5与图3-4等效图2-6PLD中与阵列表示,图2-7PLD中或阵列的表示图2-8阵列线连接表示,PLD中逻辑门符号的简化表示,2.2.2PROM（只能构建组合逻辑）,图2-9PROM基本结构,W的逻辑函数：,图2-10PROM的逻辑阵列结构,F的逻辑函数：,图2-11PROM表达的PLD阵列图,图2-12用PROM完成半加器逻辑阵列,举例：用42PROM实现半加器,2.2.3PLA(ProgrammableLogicArray),图2-13PLA逻辑阵列示意图,可编程与阵列可编程或阵列,图2-14PLA与PROM的比较,PLA利用率较高，但需要化简,PLA（63）,PROM（83）,2.2.4PAL(ProgrammableArrayLogic),图2-15PAL结构,图2-16PAL的常用表示,可编程与阵列固定或阵列,图2-17PAL16V8的部分结构图,可编程与阵列固定或阵列输出电路（有多种结构类型）,2.2.5GAL,图2-18GAL16V8的结构图,可编程与阵列固定或阵列OLMC,GALGeneralArrayLogicDevice最多有8个或项，每个或项最多有32个与项EPLDErasableProgrammableLogicDevice,乘积项逻辑,上述四种LDPLD器件比较,三态、I/O、寄存器、异或输出、互补带反馈,2.3CPLD结构与工作原理,ComplexProgrammableLogicDevice,基本电路结构：,将若干个类似于GAL的功能模块和实现互连的开关矩阵集成于同一芯片上，就形成了CPLD。它包含以下三个基本部分1.宏单元（通用逻辑模块/GLB）：由可编程的与逻辑阵列、乘积项共享的或逻辑阵列和输出逻辑宏单元三部分构成。多个宏单元组成一个LAB_逻辑阵列块。2.I/O控制块（I/O单元）：是内部信号到I/O引脚的接口部分。3.PIA_可编程连线阵列（可编程内部连线）：给各通用逻辑模块之间，以及通用逻辑模块和I/O之间提供互连网络。,逻辑阵列块(LAB，LogicArrayBlock),图3-27MAX3000的结构（Altera）,可编程连线阵列(PIA，ProgrammableInterconnectArray),一个LAB由16个宏单元的阵列组成。,图2-26MAX3000A系列的单个宏单元结构,PRN,CLRN,ENA,逻辑阵列,全局清零,共享逻辑扩展项,清零,时钟,清零选择,寄存器旁路,并行扩展项,通往I/O模块,通往PIA,乘积项选择矩阵,来自I/O引脚,全局时钟,来自PIA的36个信号（ProgrammableInterconnectArray）,快速输入选择,2,可编程与阵列固定或阵列OLMC,逻辑阵列乘积项选择矩阵可编程寄存器,1、宏单元,共享扩展乘积项,图2-28共享扩展乘积项结构,每个宏单元提供一个单独的乘积项，通过一个非门取反后反馈到逻辑阵列中，可被LAB内任何一个或全部宏单元使用和共享，以组成复杂的逻辑函数。每个LAB有16个共享扩展项。,图2-29并联扩展项馈送方式,并联扩展乘积项,宏单元中一些没有被使用的乘积项可分配到邻近的宏单元去实现快速、复杂的逻辑函数。允许最多20个乘积项直接送到或逻辑。,2、可编程连线阵列PIA,图2-30PIA信号布线到LAB的方式,专用输入、I/O引脚和宏单元输出都连接到PIA，用户可编程控制PIA把器件中任何信号连接到其目的地。,3、I/O控制块,图2-31MAX3000A系列器件的I/O控制块,允许每个I/O引脚单独被配置为输入、输出和双向工作方式。,五个主要部分：逻辑阵列块（LAB）宏单元扩展乘积项（共享和并联）可编程连线阵列（PIA）I/O控制块,三个基本部分,CPLD的结构：,f=(A+B)C(D)=ACD+BCD,f,举例：,A、B、C、D由PLD芯片的管脚输入后进入可编程连线阵列（PIA)，在内部会产生A、A非、B、B非、C、C非、D、D非8个输出。图中每一个叉表示相连（可编程熔丝导通），所以得到：f=f1+f2=(ACD)+(BCD)。D触发器直接利用宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。（以上步骤均由软件自动完成，不需人为干预）,此简单电路只需一个宏单元即可完成。对于复杂电路，需通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入。这样PLD就可实现更复杂的逻辑。,CPLD的优点（Advantage）断电后数据不会丢失。,CPLD的缺点（Disadvantage）组成复杂的、特殊的数字系统时欠灵活。,2.4FPGA结构与工作原理,2.4.1查找表(LUT，LookUpTable),图2-33FPGA查找表单元内部结构,图2-32FPGA查找表单元,FieldProgrammableGateArray,0,0,0,0,0,1,0,1,0,0,0,0,0,1,0,1,输入A输入B输入C输入D,查找表输出,16x1RAM,查找表原理,多路选择器,函数发生器,一个N输入查找表(LUT，LookUpTable)可以实现N个输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（LUT）实现,什么是查找表?,基于查找表的结构模块,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,EAB,EAB,嵌入式阵列块,快速通道互连,逻辑单元,逻辑阵列块(LAB),FPGA内部结构示意图,嵌入式乘法器锁相环（PLL）,LELUT可编程FF进位链级联链（寄存器链）,1、逻辑单元LE（LogicElement）,普通模式算术模式,2、逻辑阵列块LABLogicArrayBlock,LAB16个LE进位链/寄存器链/直通互连局部互连/行互连/列互连/,图2-38LAB阵列间互连,连续布线=每次设计重复的可预测性和高性能,连续布线(Altera基于查找表（LUT）的FPGA),LAB,LE,3、行/列互连（快速通道）,分段布线=每次设计不重复的难预测性，性能降低,4、I/O单元与专用输入端口,IO单元结构图,5、嵌入式存储器：由数十个M9K的存储器块构成，每个M9K存储器块具有很强的伸缩性，可实现8192位RAM、ROM、移位寄存器、FIFO。还可通过多种连线与可编程资源实现连接，大大增强了FPGA的性能，扩大了其应用范围。,用M9K构成不同结构的RAM和ROM,6、乘法器、PLL,下面是一个4输入与门的例子,举例：,仍以上述电路为例：A、B、C、D由FPGA芯片的管脚输入后进入快速通道，然后作为地址线连到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。该电路中D触发器是直接利用LUT后面D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与I/O脚相连，把结果输出到芯片管脚。（以上步骤都是由软件自动完成的，不需要人为干预）,FPGA的优点（Advantage）在组成一些复杂的、特殊的数字系统时显得更加灵活。,FPGA的缺点（Disadvantage）FPGA中大多采用基于静态随机存储器（SRAM）的查找表结构，所以断电后数据便随之消失。,FPGA/CPLD多电压兼容系统,内核电压3.3V、2.5V/1.8V/1.2V,接受2.5V、3.3V或者5.0V输入,输出电位标准Vccio,嵌入式逻辑分析仪将一种高效的硬件测试手段和传统的系统测试方法相结合,它可以随设计文件一并下载于目标芯片中，用以捕捉目标芯片内部信号节点处的信息，而又不影响原硬件系统的正常工作。在实际监测中，QuartusII中的SignalTapII将测得的样本信号暂存于目标器件中的嵌入式RAM（如ESB、M4K）中，然后通过器件的JTAG端口将采得的信息传出，送入计算机进行显示和分析。嵌入式逻辑分析仪SignalTapII允许对设计中的所有层次的模块的信号节点进行测试，可以使用多时钟驱动，而且还能通过设置以确定前后触发捕捉信号信息的比例。,2.5FPGA/CPLD测试技术,2.5.1内部逻辑测试（重复进行硬件系统的测试）,P110_4.3嵌入式逻辑分析仪,2.5.2JTAG(JointTestActionGroup)边界扫描测试,图2-43边界扫描电路结构,BoardScanTest,2.5FPGA/CPLD测试技术,2.5.2JTAG边界扫描测试,表2-1边界扫描IO引脚功能,使用四个I/O引脚和一个可选引脚作为JTAG引脚,2.6FPGA/CPLD产品概述,其他PLD公司：ATMEL公司：ATF1500AS系列、40MXCYPRESS公司QUIKLOGIC公司,SOMUCHIC！,FPGACPLD,两大生产厂商产品,FPGA：Cyclone、CycloneStratix、Stratix等,CPLD：MAX7000、MAX3000系列（EEPROM工艺）,Altera:,FPGA：Spartan系列（低成本设计）Virtex系列（高端设计）,CPLD：XC9500系列（Flash工艺）,Xilinx:,编程和配置：1、基于电可擦除存储单元的E2PROM或FLASH技术，掉电后保留信息，CPLD一般采用这种编程工艺，称为编程。（基于反熔丝技术的也称为编程。）2、基于SRAM查找表的技术，掉电后不保留信息，大部分FPGA采用这种编程工艺，称为配置。,2.7CPLD和FPGA的编程与配置,此接口既可作编程下载口，也可作JTAG接口,ALTERA的ByteBlaster（MV）下载接口,2.7CPLD和FPGA的编程与配置,10芯下载口,表2-3上图接口各引脚信号名称,THEEND,EDA实验的3个层次,1、逻辑行为的实现（特点：非EDA技术及相关器件也能实现，无法体现EDA技术的优势）,主要包括原数字电路中的实验项目，如：简单译码器、简单计数器、红绿交通灯控制、表决器、显示扫描器、电梯控制、乒乓球游戏、数字钟表、普通频率计等等纯逻辑行为实现方面的电路的设计，时钟频率低。,EDA实验的3个层次,2、控制与信号传输功能的实现（特点：必须使用EDA技术才也能实现，能体现EDA技术的优势，是电子设计竞赛赛题最有可能出题的功能范围，值得重视！）,如：高速信号发生器（含高速D/A输出）、PWM、FSK/PSK、A/D采样控制器、数字频率合成、数字PLL、FIFO、RS232或PS/2通信、VGA显示控制电路、逻辑分析仪、存储示波器、虚拟仪表、图像采样处理和显示、机电实时控制系统、FPGA与单片机综合控制等电路的设计。,3、算法的实现（特点：使用硬件方式取代由传统CPU完成的许多算法功能，实现高速性能）,如：离散FFT变换