《IC制造工艺》PPT课件

第三章集成电路工艺3.1概述3.2集成电路制造工艺3.3BJT工艺3.4MOS工艺3.5BiMOS工艺3.6MESFET工艺与HEMT工艺,50m,100m头发丝粗细,30m,1m1m(晶体管的大小),3050m(皮肤细胞的大小),90年代生产的集成电路中晶体管大小与人类头发丝粗细、皮肤细胞大小的比较,芯片制造过程,第3章IC制造工艺,3.2.1外延生长3.2.2掩膜制作3.2.3光刻3.2.4刻蚀3.2.5掺杂3.2.6绝缘层形成3.2.7金属层形成,集成电路制造工艺,图形转换：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等制膜：制作各种材料的薄膜,多晶硅放入坩埚内加热到1440熔化。为了防止硅在高温下被氧化，坩埚内被抽成真空并注入惰性气体氩气。之后用纯度99.7%的钨丝悬挂“硅籽晶”探入熔融硅中，以220转/分钟的转速及310毫米/分钟的速率从熔液中将单晶硅棒缓慢拉出。这样就会得到一根纯度极高的单硅晶棒，理论上最大直径可达45厘米，最大长度为3米。,3.2集成电路加工过程简介硅片制备（切、磨、抛）*圆片（Wafer）尺寸与衬底厚度：20.4mm30.4mm50.625mm40.525mm60.75mm硅片的大部分用于机械支撑。,3.2.1外延生长(Epitaxy),外延生长的目的半导体工艺流程中的基片是抛光过的晶圆基片,直经在50到200mm(2-8英寸)之间,厚度约几百微米。尽管有些器件和IC可以直接做在未外延的基片上,但大多数器件和IC都做在经过外延生长的衬底上。原因是未外延过的基片性能常常不能满足要求。外延的目的是在衬底材料上形成具有不同的掺杂种类及浓度,因而具有不同性能的单晶材料。可分为同质外延和异质外延。不同的外延工艺可制出不同的材料系统。,化学汽相淀积(CVD),化学汽相淀积(ChemicalVaporDeposition)：通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程CVD技术特点：具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等,化学汽相淀积(CVD),常压化学汽相淀积(APCVD)低压化学汽相淀积(LPCVD)等离子增强化学汽相淀积(PECVD),Si基片的卤素生长外延,在一个反应炉内的SiCl4/H2系统中实现：在水平的外延,生长炉中，Si基片放在石英管中的石墨板上，SiCl4，H2及气态杂质原子通过反应管。在外延过程中，石墨板被石英管周围的射频线圈加热到1500-2000度，在高温作用下，发生SiCl4+2H2Si+4HCl的反应，释放出的Si原子在基片表面形成单晶硅。,化学汽相淀积(CVD)二氧化硅,二氧化硅的作用：可以作为金属化时的介质层，而且还可以作为离子注入或扩散的掩蔽膜，甚至还可以将掺磷、硼或砷的氧化物用作扩散源低温CVD氧化层：低于500中等温度淀积：500800高温淀积：900左右,化学汽相淀积(CVD)多晶硅,多晶硅的作用：利用多晶硅替代金属铝作为MOS器件的栅极是MOS集成电路技术的重大突破之一，它比利用金属铝作为栅极的MOS器件性能得到很大提高，而且采用多晶硅栅技术可以实现源漏区自对准离子注入，使MOS集成电路的集成度得到很大提高。氮化硅的化学汽相淀积：中等温度(780820)的LPCVD或低温(300)PECVD方法淀积,物理气相淀积(PVD)金属,蒸发：在真空系统中，金属原子获得足够的能量后便可以脱离金属表面的束缚成为蒸汽原子，淀积在晶片上。按照能量来源的不同，有灯丝加热蒸发和电子束蒸发两种溅射：真空系统中充入惰性气体，在高压电场作用下，气体放电形成的离子被强电场加速，轰击靶材料，使靶原子逸出并被溅射到晶片上,蒸发原理图,金属有机物化学气相沉积（MOCVD:MetalOrganicChemicalVaporDeposition）,III-V材料的MOCVD中，所需要生长的III，V族元素的源材料以气体混和物的形式进入反应炉中已加热的生长区里，在那里进行热分解与沉淀反应。MOCVD与其它CVD不同之处在于它是一种冷壁工艺，只要将衬底控制到一定温度就行了。GaAs采用MOCVD同质外延技术进行生长（衬底温度600800），GaN采用异质外延技术（衬底温度9001200）,Aixtron2400G3HTMOCVD系统,分子束外延生长(MBE:MolecularBeamEpitaxy),MBE在超真空中进行，基本工艺流程包含产生轰击衬底上生长区的III，V族元素的分子束等。MBE几乎可以在GaAs基片上生长无限多的外延层。这种技术可以控制GaAs，AlGaAs或InGaAs上的生长过程，还可以控制掺杂的深度和精度达纳米极。经过MBE法，衬底在垂直方向上的结构变化具有特殊的物理属性。MBE的不足之处在于产量低。,英国VGSemicom公司型号为V80S-Si的MBE设备关键部分照片,3.2掩膜(Mask)的制版工艺,1.掩膜制造从物理上讲,任何半导体器件及IC都是一系列互相联系的基本单元的组合,如导体,半导体及在基片上不同层上形成的不同尺寸的隔离材料等.要制作出这些结构需要一套掩膜。一个光学掩膜通常是一块涂着特定图案铬薄层的石英玻璃片，一层掩模对应一块IC的一个工艺层。工艺流程中需要的一套掩膜必须在工艺流程开始之前制作出来。制作这套掩膜的数据来自电路设计工程师给出的版图。,什么是掩膜？,掩膜是用石英玻璃做成的均匀平坦的薄片，表面上涂一层600800厚的Cr层，使其表面光洁度更高。称之为铬板，Crmask。,整版及单片版掩膜,整版按统一的放大率印制，因此称为1X掩膜。这种掩膜在一次曝光中，对应着一个芯片阵列的所有电路的图形都被映射到基片的光刻胶上。单片版通常把实际电路放大5或10倍，故称作5X或10X掩膜。这样的掩膜上的图案仅对应着基片上芯片阵列中的一个单元。上面的图案可通过步进曝光机映射到整个基片上。,早期掩膜制作方法：,人们先把版图(layout)分层画在纸上,每一层mask一种图案.画得很大,5050cm2或100100cm2,贴在墙上,用照相机拍照.然后缩小1020倍,变为552.5x2.5cm2或101055cm2的精细底片.这叫初缩.将初缩版装入步进重复照相机,进一步缩小到22cm2或3.53.5cm2,一步一幅印到铬(Cr)板上,形成一个阵列.,IC、Mask,外延层的厚度Tepi;,A,A,Tepixjc+xmc+TBL-up+tepi-ox,后道工序生成氧化层消耗的外延厚度,基区扩散结深,集电结耗尽区宽度,隐埋层上推距离,TTL电路：37m模拟电路：717m,典型PN结隔离双极集成电路中元件的形成过程,4:第二次光刻-P隔离扩散孔光刻,典型PN结隔离双极集成电路中元件的形成过程,5:第三次光刻-P型基区扩散孔光刻,典型PN结隔离双极集成电路中元件的形成过程,6:第四次光刻-N+发射区扩散孔光刻,典型PN结隔离双极集成电路中元件的形成过程,7:第五次光刻-引线孔光刻,典型PN结隔离双极集成电路中元件的形成过程,8:铝淀积,典型PN结隔离双极集成电路中元件的形成过程,9:第六次光刻-反刻铝,双极集成电路元件断面图,B,E,C,p,n+,n-epi,n+,P+,P+,S,P-Si,n+-BL,B,E,C,S,A,A,P+隔离扩散,P基区扩散,N+扩散,接触孔,铝线,隐埋层,B,E,C,p,n+,n-epi,n+,P+,P+,S,P-Si,n+-BL,为了减小集电极串联电阻,饱和压降小，电阻率应取小.,为了减小结电容,击穿电压高，外延层下推小,电阻率应取大;,折中,TTL电路：0.2.cm模拟电路：0.55.cm,C,B,E,C,S,P+隔离扩散,P基区扩散,N+扩散,接触孔,铝线,隐埋层,A,A,B,B,C,C,作业:1.画出NPN晶体管的版图，并标注各区域的掺杂类型（直接在图上标）,写出实现该NPN晶体管至少需要多少次光刻以及每次光刻的目的。2.画出下图示例在A-A,B-BC-C处的断面图。,3.结合双极性晶体管版图解释名词：隐埋层、寄生晶体管、PN结隔离,IC工艺,3.3BJT工艺3.4MOS工艺,P阱CMOS工艺,N阱CMOS工艺,双阱CMOS工艺,BiCMOS集成电路的工艺,3.5BiMOS工艺3.6MESFET工艺与HEMT工艺,MOS工艺,2020/5/11,MOS晶体管的动作,MOS晶体管实质上是一种使电流时而流过，时而切断的开关,n+,n+,P型硅基板,栅极（金属）,绝缘层（SiO2）,半导体基板,漏极,源极,N沟MOS晶体管的基本结构,2020/5/11,siliconsubstrate,source,drain,gate,oxide,oxide,topnitride氮化物,metalconnectiontosource,metalconnectiontogate,metalconnectiontodrain,polysilicongate多晶硅栅,dopedsilicon掺杂硅,fieldoxide,gateoxide,MOS晶体管的立体结构,2020/5/11,siliconsubstrate,在硅衬底上制作MOS晶体管,2020/5/11,2020/5/11,siliconsubstrate,oxide,Photoresist光刻胶,2020/5/11,Shadowonphotoresist,photoresist,Exposedareaofphotoresist,Chromeplatedglassmask铬镀金的玻璃屏,UltravioletLight紫外线,siliconsubstrate,oxide,2020/5/11,2020/5/11,显影,2020/5/11,腐蚀,2020/5/11,siliconsubstrate,oxide,oxide,siliconsubstrate,fieldoxide,去胶,2020/5/11,2020/5/11,Polysilicon多晶硅,2020/5/11,gate,gate,ultra-thin超薄gateoxide,polysilicongate,2020/5/11,photoresist,Scanningdirectionofionbeam离子束扫描方向,Implantedionsinphotoresisttoberemovedduringresiststrip.,source,drain,2020/5/11,2020/5/11,自对准工艺,在有源区上覆盖一层薄氧化层淀积多晶硅，用多晶硅栅极版图刻蚀多晶硅以多晶硅栅极图形为掩膜板，刻蚀氧化膜离子注入,2020/5/11,2020/5/11,2020/5/11,2020/5/11,完整的简单MOS晶体管结构,2020/5/11,CMOS,P型sisub,n+,gate,oxide,n+,gate,oxide,oxide,p+,p+,反相器,2020/5/11,VDD,P阱工艺,N阱工艺,双阱工艺,N-,P+,P+,N+,N+,P+,N+,VSS,VOUT,VIN,VDD,P-,P+,P+,N+,N+,P+,N+,VSS,VOUT,VIN,N-Si,P-Si,N-,I-Si,N+-Si,基本的CMOS晶体管工艺,CMOS反相器版图,CMOS工艺光刻1,CMOS工艺光刻1,掩膜板1N阱扩散,掩膜板2定义有源区,掩膜板3多晶硅栅,掩膜板4n+扩散,掩膜板4p+扩散,掩膜板6金属接触孔,掩膜板7产生金属连线,CMOS反相器切面,CMOS反相器物理版图,晶体管尺寸,作业,结合课本的步骤，理解双阱CMOS的工艺过程,练习,在理解N阱CMOS工艺过程的基础上，试描述P阱CMOS工艺的主要步骤（允许交电子版）,3.5BiCMOS工艺,BJT特点：速度高，驱动能力强，低噪声；但功耗大，集成度低。CMOS特点：低功耗，集成度高，抗干扰能力强；但速度低，驱动能力差。BiCMOS工艺技术将双极与CMOS器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和CMOS器件高集成度、低功耗的优点，使它们互相取长补短、发挥各自优点，从而实现高速、高集成度、高性能的超大规模集成电路。,几种IC工艺速度功耗区位图,BiCMOS工艺分类,BiCMOS工艺技术大致可以分为两类：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。,2.5.1以P阱CMOS工艺为基础的BiCMOS工艺,以P阱CMOS工艺为基础是指在标准的CMOS工艺流程中直接构造双极晶体管，或者通过添加少量的工艺步骤实现所需的双极晶体管结构。下图为通过标准P阱CMOS工艺实现的NPN晶体管的剖面结构示意图。,标准P阱CMOS工艺结构特点,由于NPN晶体管的基区在P阱中，所以基区的厚度太大，使得电流增益变小；集电极的串联电阻很大，影响器件性能；NPN管和PMOS管共衬底，使得NPN管只能接固定电位，从而限制了NPN管的使用。,2.5.2以N阱CMOS工艺为基础的BiCMOS工艺,N阱CMOS-NPN体硅衬底结构剖面图,N阱CMOS工艺为基础的BiCMOS工艺与以P阱CMOS工艺为基础的BiCMOS工艺相比，优点包括：工艺中添加了基区掺杂的工艺步骤，这样就形成了较薄的基区，提高了NPN晶体管的性能；制作NPN管的N阱将NPN管与衬底自然隔开，这样就使得NPN晶体管的各极均可以根据需要进行电路连接，增加了NPN晶体管应用的灵活性。,它的缺点：NPN管的集电极串联电阻还是太大，影响双极器件的驱动能力。如果以P+-Si为衬底，并在N阱下设置N+隐埋层，然后进行P型外延，可使NPN管的集电极串联电阻减小56倍，还可以使CMOS器件的抗闩锁性能大大提高。其结构如下图。,N阱CMOS-NPN外延衬底结构剖面图,Verticaldouble-diffusedfield-effecttransistorLDMOS,双极工艺为基础的BiCMOS工艺,以CMOS工艺为基础的BiCMOS工艺中，影响BiCMOS电路性能的主要是双极型器件。显然，若以双极工艺为基础，对提高双极型器件的性能是有利的。以PN结隔离双极型工艺为基础的P阱BiCMOS器件结构剖面图如图所示。这种结构克服了以P阱CMOS工艺为基础的BiCMOS结构的缺点，而且还可以用此工艺获得对高压、大电流很有用的纵向PNP管和LDMOS及VDMOS结构，以及在数字电路中十分有用的I2L等器件结构。,Lateraldouble-diffusedfield-effecttransistorLDMOS,三种以PN结隔离双极型工艺为基础的P阱BiCMOS器件结构剖面图,以双极工艺为基础的双埋层双阱Bi-CMOS工艺的器件结构剖面图,为了进一步提高电路的性能，满足双极和CMOS两种器件的一同要求，采用N及P双埋层双阱结构，采用薄外延层来实现双极器件的高截止频率和窄隔离宽度。此外，利用CMOS工艺的第二层多晶硅做双极器件的多晶硅发射极，不必增加工艺就能形成浅结和小尺寸发射极。,两者工作原理和工艺制造基本相同，其电路都属于场效应晶体管(FET)类型，以GaAs为衬底。MESFET是第一代GaAs晶体管类型和工艺标识，现在仍是GaAsVLSI的主导工艺。HEMT是最先进GaAs的集成电路工艺。应用：毫米波和光纤通信电路。,2.3MESFET与HEMT工艺,2.3.1概述,2.3.2MESFET工艺,在GaAs衬底上制作N型GaAs有源层方法有：LPE(