第五章Quartus 常用辅助工具PPT课件

.,Quartus常用辅助工具,.,I/O分配验证,功能：使用StartStartI/OAssignmentAnalysis命令(Processing菜单)，验证引脚分配位置、I/O库和I/O标准约束。可以在设计过程的任何阶段使用此命令来验证约束的准确性，实现更快地建立最终引出脚。无需设计文件便可使用此命令，并且可以在设计编译完成之前验证引出脚。,.,分类,1没有设计文件不完备的检查，主要检查管脚的合法性，例如：电平类型及管脚驱动电流2有设计文件对设计的I/O管脚和相关逻辑执行更加侧地的合法性检查。,.,I/O分配检查的规则,.,管脚分配的方法-ImportAssignments,步骤1：使用记事本或类似软件新建一个txt文件（或csv文件），按如下格式编写管脚分配内容，注意：To和Location两个关键字中间有一个半角逗号。to,location/fpgaclockclk,pin_153led15,pin_206led14,pin_202led13,pin_200led12,pin_196led11,pin_194reset_n,pin_44,.,步骤2：在QII软件中，选择“AssignmentsImportAssignments”。如图所示，导入xxx.txt文件即可。,.,步骤3：在QII软件中，选择“AssignmentsPin”标签（或者点击按钮），打开PinPlanner，验证管脚是否分配正确。,.,管脚分配的方法-sourcexxx.tcl,步骤1：在QII软件中，使用“AssignmentsRemoveAssignments”标签，移除管脚分配内容，以确保此次操作，分配的管脚没有因为覆盖而出现错误的情况。注：在未执行任何管脚分配操作新工程中，可跳过步骤1。,.,步骤2：使用记事本或类似软件新建一个tcl文件，按如下格式编写管脚分配内容注意关键字set_location_assignment和-to的用法。,.,步骤3：执行pin.tcl方法1：在QII软件中，使用“ViewUtilityWindowsTclConsole”标签，打开QuartusIITclConsole。执行语句：sourcexxx.tcl方法2：在QII软件中，使用“ToolsTclScripts”标签，打开TclScripts。选择pin.tcl，选择“Run”标签，执行Tcl文件。步骤4：同方法1的步骤3。,.,1无设计文件的I/O分配验证流程,1创建一个工程2使用assignmenteditor分配管脚，设定与I/O相关的特性，如I/O标准，当前的电流强度、摆率，将端口声明为reserved属性3选择processing/start/starti/oassignmentAnalysis命令，执行I/O分配验证4查看编译报告：产生一个I/O管脚列表，列出用户和布局布线器分配的I/O管脚，同时在floorplanview中显示部分布局结果。,.,有设计文件的I/O分配验证流程,1创建一个工程，包含设计文件2使用assignmenteditor给端口信号分配管脚3运行分析综合命令产生一个内部的映射网表4运行processing/start/startI/OassignmentAnalysis命令，执行I/O分配验证5查看报告，报告内容分布在编译报告的fitter阶段,.,内容：分析I/O分配总体信息（analyzeI/Oassignmentsummery)平面布局视图（floorplanview）管脚输出文件（pin-outfile）资源使用部分（resourcesection）布局布线信息（fittermessage）快速定位错误：选中出错信息，单击右键，选择locate，若选择messagelocation则弹出错误出错文件。若选择assignmenteditor则弹出分配编译器窗口,.,PowerPlay功率分析工具,PowerPlay功率分析工具使你能够在早期设计概念产生到设计实施阶段过程中对功耗进行估算。设计PCB时，就可以选择合适的供电电源、散热片和通风系统。,.,Powerplayearlypowerestimator,可以使用altera公司提供的excel表单工具来计算早期功耗，该表单工具可以从altera公司的网站上下载。器件中各种资源的使用情况需要用户去估计；另外如果设计已完成，则由quartus软件产生的功率估算文件就能作为基于excel功率计算器的参数输入。步骤如下：1对设计全编译2执行projectgenerateearlypowerestimator产生功耗估算文件，名称为projectname_early_pwr.txt3将文件导入excel功率计算器中,.,Excelbased功率计算器提供在典型条件下（如室内温度、额定电压等）电流和功率值。它分为几个部分，每个部分代表器件的一个结构特性，如时钟网络、RAM块或DSP块。为了得到准确的功耗值，必须输入一些参数，如寄存器数目、转换速率、时钟和频率、I/O和存储器、温度、气流和散热等。,.,Powerplaypoweranalyzer,1对设计进行全编译2仿真设置选项assignmentsettingssimulatorSettingssimulatorpower,.,3设置功耗分析选项assignmentsettingspoweranalyzersettings设置功耗分析参数4建立波形矢量文件5时序仿真结束后，运行processingpowerPlaypoweranalyzerTool命令6查看报告结果,.,RTLViewer,RTL阅读器观察到的电路结构是综合和布局布线之前的结果。由于还没有进行设计转换，所以，它不是设计的最终实现，不过他是源代码设计的最原始的展现。在执行analysisandelabration之后就可以观察RTL结构,.,打开方法：Tools-Netlist-RTLViewer列表项含义：Instances，即实例，是指设计中能扩展为低层次的模块或实例。Primitives,即原语，是指不能被扩展为低层次的底层节点。用QuartusII自带综合器综合时，它包含的是寄存器和逻辑门；而用第三方综合工具综合时，它包含的是逻辑单元。Pin,即引脚，是当前层次的I/O端口。Nets,即网线，是连接节点（包括实例、源语和引脚）的网线。,.,过滤原理图：选中任意一节点，右键-Filter，选项如下：Sources，即源，指过滤出所选节点或端口的源端逻辑；Destinations,即目标，目标端口；Sources&Destinations，即源和目标，源和目标的集合。SelectedNodes&Nets,所选结点和网线，过滤出已经选择的节点和网线。BetweenSelectedNodes所选节点之间，两个节点之间的逻辑。注意：在过滤后可以单击工程区左侧工具栏按钮，回到过滤前的原理图，或者单击左侧列表项，查看其他层次的原理图。,.,打开不同层次的模板：双击所选模块可以进入下一层次（或空白处右键-HierarchyDown），单击工程区左侧工具栏按钮回到上一层次(或空白处右键-HierarchyUp)。定位到其他工具：右键-Locate，在子菜单中的分别有定位与各种工具的选项，选中后当前所选项就会定位到所选工具中。查找节点或网线：空白处右键-Find（快捷键：ctrl+F），查找对话框中的具体选项不做详述,.,SignalTap和SignalProbe,QuartusIISignalTapAnalyzer和SignalProbe的功能在于当系统以系统速度进行操作时，能够在系统地分析内部器件节点和I/O引脚。SignalTapII逻辑分析仪使用嵌入式逻辑分析器将信号数据通过JTAG端口送往SignalTapII逻辑分析仪或者外部逻辑分析仪或示波器。SignalProbe功能使用未用器件布线资源上的增量布线，将选定信号送往外部逻辑分析仪或示波器,.,SignalProbe,SignalProbe功能允许在不影响设计中现有布局布线配合的情况下将用户特定的信号连接到输出引脚，从而无需另做一次全编译，就可以调试信号。从一个已经完全布线过的设计开始，可以选择和布线要调试的信号，通过以前保留或当前未使用的I/O引脚进行调试。SignalProbe功能允许指定设计中要调试的信号，然后执行一次SignalProbe编译，使那些信号与未使用或保留的输出引脚相连，再发送信号至外部逻辑分析仪。在分配引脚、查找可用SignalProbe源时，可以使用NodeFinder。SignalProbe编译通常大约花费正常编译所需时间的20到30%。,.,使用步骤,1.进行设计的全编译。2.选择要调试的信号以及信号要通过的I/O引脚，然后打开tools/signalpobepins对话框3.执行SignalProbe编译。SignalProbe编译是在不影响设计的布局布线的情况下编译设计，并且对SignalProbe信号的布局布线比正常的编译速度快。4.给器件配置新编程数据，测试信号。,.,Assignpins对话框,.,SignalTapII逻辑分析仪,SignalTapII逻辑分析仪是第二代系统级调试工具，可以捕获和显示实时信号行为，允许观察系统设计中硬件和软件之间的交互作用。QuartusII软件允许选择要捕获的信号、开始捕获信号的时间以及要捕获多少数据样。还可以选择是将数据从器件的存储器块通过JTAG端口传送至SignalTapII逻辑分析器，或是至I/O引脚以供外部逻辑分析仪或示波器使用。可以使用MasterBlaster、ByteBlasterMV、ByteBlasterII或USB-Blaster通信电缆下载配置数据到器件上。这些电缆还用于将捕获的信号数据从器件的RAM资源上载至QuartusII软件。然后，QuartusII软件将SignalTapII逻辑分析仪采集的数据以波形显示。SignalTap允许对设计中所有层次的模块节点进行测试，可以使用多时钟驱动。,.,嵌入SignalTap逻辑分析仪,两种方法：1SignalTap文件(.stp)，然后定义STP文件的详细内容；2MegaWizardPlug-InManager建立并配置STP文件，然后用MegaWizard实例化一个HDL输出模块,.,使用STP文件,第1步：建立.STP文件AssignsampleclockSpecifysampledepthAssignsignalstoSTPfileSpecifytriggeringconditionsandflowSetupJTAG第2步：保存.STP文件并编译设计第3步：器件编程第4步：运行逻辑分析并采集数据,.,第1步：建立一个新的.STP文件,.,STP文件主窗口单元,.,Instance管理器,选择当前ELA或Power-Uptrigger进行设置和查看显示每个instance当前状态显示ELA资源占用情况运行并控制当前instances,.,信号配置,Managesdatacapture&signalconfigurationSampleclockSampledepthBuffertypeTriggerflowTriggerpositionTrigger-in&trigger-outSomesettingssimilartosettingsonexternallogicanalyzersoroscilloscopes,.,设置采样时钟：它决定了现实信号波形的分辨率。它的频率一般要大于被测信号的最高频率，否则无法正确反映被测信号波形的变化，在时钟的上升沿被测信号存储到缓存。一般选择系统时钟。设置被测信号：运行nodefinder中的signaltap过滤器查找所有预综合和布局布线后的signaltap节点。添加要观察的信号。不可测试的信号包括：逻辑单元的进位信号、pll的时钟输出，jtag引脚的lvds信号。配置采样深度：确定RAM的大小：每个输入信号存储的样点数量。signalTapII所能显示的被测信号波形的时间长度为死，计算公式为Tx=NTs(为缓存中存储的采样点数，乃为采样时钟的周期)bufferacquisitionmode：包括循环采样存储、连续存储两种模式。循环采样存储也就是分段存储，将整个缓存分成多个片段(segment)，每当触发条件满足时就捕获一段数据。该功能可以去掉无关的数据，使采样缓存的使用更加灵活。触发级别：SignalTap11支持多触发级的触发方式，最多可支持10级触发。触发条件：可以设定复杂的触发条件用来捕获相应的数据，以协助调试设计。当触发条件满足时，在SignalTap时钟的上升沿采样被测信号。,.,指定采样时钟,Useglobal,fastestclockavailableforbestresultsDatawrittentomemoryoneverysampleclockrisingedgeClocksignalcannotbemonitoredasdataExternalclockpincreatedautomaticallyifclockunassignedauto_stp_external_clockELAexpectsexternalsignaltobeconnectedtoclockpin(usePinPlanner),.,设置SampleDepth&RAMType,SampledepthSetnumberofsamplesstoredforeachdatasignal0to128KsampledepthSelectRAMtypeforsupportedFPGAsUsefulwhenpreservingspecificmemorytypeisnecessaryDefaultstoAutoonunsupporteddevicefamilie,.,指定BufferType,环形缓存(Circular)默认类型分段式(Segmented)关闭分段式缓存(Segmented)Specifynumberofsegmentsandsegmentsampledepth,.,环形缓存(CircularBuffer),Dataiscircled(morelikeFIFO)throughacquisitionbufferuntiltriggereventoccursAftertriggereventoccurs,post-triggerdataiscollecteduntilbufferfillsup,.,环形缓存实例,.,分段式缓存(SegmentedBuffer),采样数据缓存均分为大小相同的缓存数据段Example:4Kbufferissegmentedinto4-1Ksegments每个小缓存数据段类似一个独立的环形缓存触发位置设置应用于每个单独缓存数据段Whentriggereventoccurs,post-triggerdataiscollecteduntilsinglesegmentfillsupProcessrepeatswithfinaltriggerconditiononlyuntilallsegmentsarefilledUseforrepeatingtriggerevents,.,分段式缓存实例,.,设置触发位置(TriggerPosition),在数据缓存中定位触发位置3种触发位置选择Pre(12%beforetrigger,88%after)Center(50%before,50%after)Post(88%before,12%after,.,设定触发(Triggering),触发条件(Triggerconditions)每个SignalTapinstance可设定多达10级触发条件在节点列表中作为单独的列显示可以手动禁止不需要的触发级触发输入(Triggerin)任何信号都可以作为触发信号，例如另外一个SignalTap实例的Triggerout与触发“0”级类似，在输入触发后，其它触发级必须发生，以完成触发输出触发(Triggerout)触发事件发生时，设置信号或者I/O引脚为高电平或者低电平可用于触发另一个SignalTap实例，或者同步外部设备Createsauto_stp_trigger_out_npindefaultforassignmentinPinPlannerLatencydelayusuallyindicatesnumberofclockcyclesafteractualtriggerevent,.,触发流程控制(TriggerFlowControl),两种方法可选Sequential触发(默认)通过增加触发级别实现的简单时序触发功能Triggerin(condition“0”)followedbyconditions1,2,3,etc.在Sequential触发方式下，只能触发依次发生的事件，如果需要触发循环事件或者部分循环事件就需要设置多级重复的触发级别在检测简单时序关系的情况下，Sequential触发方式更简单灵活一些State-based触发可以实现复杂而且精确的时序触发功能可以通过添加可动态配置的计数器实现“触发后延时采样”的功能在State-based触发方式下，由于有了可命名的State，就可以通过goto语句实现触发事件的循环，可以省去重复的触发级别，减少逻辑资源的占用在检测复杂时序关系时，还是State-based触发方式更高效,.,基本触发(BasicTriggering),.,高级触发条件编辑器(AdvancedTrigger),采用图形工具编辑高级触发(Boolean条件),.,第2步：保存.STP文件并编译设计,在Settings中使能SignalTapIILogicAnalyzerAssignments菜单Settings指定SignalTapII文件,.,第3步：编程器件,使用QuartusIIProgrammer或SignalTapII文件在SignalTapII文件界面中配置指定器件使用QuartusIIProgrammer配置器件,.,第4步：运行逻辑分析并采集数据,上电触发运行正常工作触发运行,.,查看采集到的数据,在Signaltap文件窗口中，切换到data窗口,.,显示采集数据格式,以标准总线格式显示采集数据，或以bar或linechart形式显示Exporttoothertoolsforviewingoranalysis(Filemenu)Creates.VWF,.TBL,.CSV,.VCD,.JPGor.BMPfile,.,运行步骤,1.运行analysis&elaboration2建立新的SignalTapII文件。执行菜单命令toolSignalTapIIlogicAnalyzer3.向SignalTapII文件添加实例，并向每个实例添加节点。可以使用NodeFinder中的SignalTapII滤波器查找所有预综合和布局布线后的SignalTapII节点。4.给每个实例分配一个时钟。5.设置其它选项，例如采样深度和触发级别，并将信号分配给数据/触发输入和调试端口。6.如果必要，可指定AdvancedTrigger条件7.编译设计8.对器件进行编程。9.在QuartusII软件中或使用外部逻辑分析仪或示波器采集和分析信号数据。,.,时序收敛平面布局规划器,一界面项目布局布线完成后，执行assignment/timingclosurefloorplan命令，打开底层布局布线图,.,二观察资源分配,可以使用时序收敛平面布局规划器查看Fitter生成的逻辑布局，查看用户分配和LogicLock区域分配以及设计的布线信息。可以使用此信息在设计中标识关键路径，并执行时序分配、位置分配和LogicLock区域分配，实现时序逼近。查看用户的分配视图，选择view/assignment/showuserassignments命令或按相应的工具按钮查看布局布线分配结果，选择view/assignment/showfitterplacements,.,三logiclock区域连接,选择view/routing/showlogiclockregionsconnectivity命令或按相应的工具按钮观察具体的数目，选择view/routing/showconnectionscount命令观察logiclock区域的扇入和扇出，只需按下对应的按钮。,.,四观察关健路径,执行菜单命令view/routing/critalpathsettings关键路径:显示设计中的关键路径，包括路径边缘和布线延时。默认关键路径视图显示寄存器至寄存器路径。还可以查看源节点和目标节点之间最坏情况路径的所有组合节点。可以使用延时或停滞指标来指定是否要查看关键路径，并可以指时序钟域、源节点名称和目标节点名称以及要显示的关键路径数。选择一个区域，右键showdetails命令，选择一个单元，之后执行菜单命令routing/showroutingdetails,.,五物理延迟估计,选择一个lab，选择view/routing/showphysicaltimeingestimation.显示了到达器件上任何其它物理资源的近似延时。如果选择了一个节点或实体，则用潜在目标资源的阴影表示延时(资源的阴影越深，延时越长)，可以将鼠标放置在可能目标节点之上来显示到达目标节点的延时。,.,六布线拥塞,选择view/routing/showroutingscongestion命令，观察布线资源的使用情况。显示用图形表示的设计中的布线拥塞。阴影越深，布线资源利用率越大。可以选择布线资源，然后指定该资源的拥塞阈值(在器件中以红色区域显示)。,.,工程更改管理,QuartusIISoftware允许在全编译后对设计做小的更改，可参考工程更改纪录(ECO)。可直接对设计数据库进行这些ECO更改，而非更改源代码或QuartusII设置和配置文件(QuartusIISettingsandConfigurationFile)(.qsf)。对设计数据库做ECO更改可避免为了实施一个更改而运行全编译,.,工程更改管理的设计流程,.,QuartusII软件中工程更改管理的设计步骤,1.全编译之后，使用芯片编辑器查看设计布局布线详细信息，并确定要更改的资源。如果需要的话，可以使用NetlistExplorer过滤和高亮显示资源。2.使用资源属性编辑器(ResourcePropertyEditor)来编辑资源的内部属性、编辑或删除连接。3.使用CheckResourceProperties命令(Edit菜单)检查资源更改的合法性。4.在更改管理器中查看更改的摘要和状态，并控制要实现和/或保存对资源属性的哪些更改。还可以添加备注，帮助您引用每个更改。5.使用检查和保存所有网表更改(CheckandSaveAllNetlistChanges)命令(Edit菜单)检查网表中所有其它资源更改的合法性。6.运行Assembler，生成新的编程文件，或再次运行EDANetlistWrite，生成新网表。如果要验证时序更改，可以运行TimingAnalyzer。,.,使用芯片编辑器识别延时与关键路径,可以使用芯片编辑器查看布局布线的详细信息。芯片编辑器可以显示QuartusII布局图编辑器中不显示的设计布局布线的其它详细信息。它显示完整的布线信息，显示每个器件资源之间的所有可能和使用的布线路径。芯片编辑器显示器件的所有资源，例如，互连和布线线路、逻辑阵列块(LAB)、RAM块、DSP块、I/O、行、列以及块与互连线以及其它布线线路之间的接口。,.,使用ResourcePropertyEditor修改资源属性,资源属性编辑器用于对逻辑单元、I/O单元或PLL资源的属性和参数执行编译后编辑，以及编辑或删除个别节点的连接。可以使用工具栏按钮在资源中前后移动。还可以同时选择和更改多个资源。可以跟踪资源的扇入和扇出，并可以在资源属性编辑器中查看资源。资源属性编辑器包括显示正在修改的资源示意图的阅读器，列出了所有输入和输出端口及其连接信号的端口连接列表，显示资源可用的属性和参数的属性列表。如果看不见端口连接或属性列表，可使用ViewPortConne