第7章 组合逻辑电路.ppt

2020/5/12,1,第7章组合逻辑电路,7.2组合逻辑电路的分析方法设计方法,7.1概述,7.3加法器和奇偶校验器,7.4编码器和译码器,7.5数据选择器和数据分配器,7.6用中大规模集成电路实现组合逻辑电路,2020/5/12,2,第7章组合逻辑电路,数字电路分类：组合逻辑电路和时序逻辑电路。组合逻辑电路:任意时刻的输出仅仅取决于当时的输入信号，而与电路原来的状态无关。,本章内容提要小规模集成电路(SSI)构成组合逻辑电路的一般分析方法和设计方法。常用组合逻辑电路的基本工作原理及常用中规模集成（MSI）组合逻辑电路的逻辑功能、使用方法和应用举例。,2020/5/12,3,7.2.1组合逻辑电路的分析方法,7.2.组合逻辑电路的设计方法,7.2组合逻辑电路的分析和设计,2020/5/12,4,7.2.1组合逻辑电路的分析方法,1.分析的主要步骤如下：(1)由逻辑图写表达式；(2)化简表达式；(3)列真值表；(4)描述逻辑功能。,7.2组合逻辑电路的分析方法和设计方法,小规模集成电路是指每片在十个门以下的集成芯片。,所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。,2020/5/12,5,2.举例说明组合逻辑电路的分析方法,例7-1试分析图3-1所示电路的逻辑功能。,解：第一步：由逻辑图可以写输出F的逻辑表达式为：,图7-1例7-1逻辑电路图,2020/5/12,6,第二步：可变换为F=AB+AC+BC第三步：列出真值表如表3-1所示。,表3-1例3-1真值表,第四步：确定电路的逻辑功能。由真值表可知，三个变量输入，只有两个及两个以上变量取值为1时，输出才为1。可见电路可实现多数表决逻辑功能。,2020/5/12,7,例7-2分析图7-2（a）所示电路的逻辑功能。,图7-2例7-2逻辑电路图,仿真,2020/5/12,8,解：为了方便写表达式，在图中标注中间变量，比如F1、F2和F3。,S,2020/5/12,9,表7-2例7-2真值表,该电路实现两个一位二进制数相加的功能。S是它们的和，C是向高位的进位。由于这一加法器电路没有考虑低位的进位，所以称该电路为半加器。根据S和C的表达式，将原电路图改画成图7-2（b）所示的逻辑图。,图7-2（b）逻辑图,2020/5/12,10,7.2.2组合逻辑电路的设计方法,.组合逻辑电路的设计步骤：(1)分析设计要求，设置输入输出变量并逻辑赋值；(2)列真值表；(3)写出逻辑表达式；(4)化简并转换成所需形式；(5)画逻辑电路图。,与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的最简单的逻辑电路。,2020/5/12,11,2.组合逻辑电路设计方法举例。,例7-3一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当其中有两种或两种以上类型的探测器发出火灾检测信号时，报警系统产生报警控制信号。设计一个产生报警控制信号的电路。,解：(1)分析设计要求，设输入输出变量并逻辑赋值；,输入变量：烟感A、温感B，紫外线光感C；输出变量：报警控制信号Y。逻辑赋值：用1表示肯定，用0表示否定。,2020/5/12,12,(2)列真值表；把逻辑关系转换成数字表示形式；,表7-2例7-3真值表,(3)由真值表写逻辑表达式；,（4）化简得最简式：,转换为与非-与非式：,2020/5/12,13,(5)画逻辑电路图：用与非门实现，其逻辑图与例7-1相同。,2020/5/12,14,逻辑抽象,电路功能描述,例3-4：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。,设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。,1,1,2,2,列真值表,2020/5/12,15,3,逻辑表达式,最简与非与非式,化简,4,5,逻辑电路图,3,化简,4,Y=,AB,+AC,5,2020/5/12,16,7.3加法器和奇偶校验器,7.3.1加法器,7.3.2奇偶校验器,2020/5/12,17,一、半加器和全加器,二、加法器,三、加法器的应用,退出,7.3.1加法器,2020/5/12,18,1、半加器,一、半加器和全加器,二进制数码相加，如果只考虑本位的两个数相加和向高位的进位而不计及低进位时，这种运算称为半加运算，完成此功能的部件称为半加器。,加数,本位的和,向高位的进位,2020/5/12,19,2、全加器,能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。,Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。,2020/5/12,20,全加器的逻辑图和逻辑符号,2020/5/12,21,用与门和或门实现,2020/5/12,22,用与或非门实现,再取反，得：,2020/5/12,23,2020/5/12,24,实现多位二进制数相加的电路称为加法器。,1、四位串行进位加法器,二、加法器,构成：把4位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点：进位信号是由低位向高位逐级传递的，速度不高。,2020/5/12,25,2、4位并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,2020/5/12,26,超前进位发生器,2020/5/12,27,加法器的级连,集成二进制4位超前进位加法器,2020/5/12,28,三、加法器的应用,1、8421BCD码转换为余3码,BCD码+0011=余3码,2、二进制并行加法/减法器,2020/5/12,29,本节小结,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。,2020/5/12,30,7.4编码器和译码器,7.4.1编码器,7.4.2译码器,7.4.3显示译码器,2020/5/12,31,7.4.1编码器,一、普通编码器,二、优先编码器,退出,2020/5/12,32,一、普通编码器,1、3位二进制编码器,真值表,输入8个互斥的信号输出3位二进制代码,2020/5/12,33,逻辑表达式,逻辑图,2020/5/12,34,二、优先编码器,在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。,设I7的优先级别最高，I6次之，依此类推，I0最低。,真值表,1、3位二进制优先编码器,2020/5/12,35,逻辑表达式,2020/5/12,36,逻辑图,8线-3线优先编码器,如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。,2020/5/12,37,2、集成3位二进制优先编码器,集成3位二进制优先编码器74LS148,2020/5/12,38,集成3位二进制优先编码器74LS148的真值表,输入：逻辑0(低电平）有效,输出：逻辑0(低电平）有效,2020/5/12,39,集成3位二进制优先编码器74LS148的级联,16线-4线优先编码器,2020/5/12,40,本节小结,用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。,2020/5/12,41,7.4.2译码器,一、二进制译码器,二、二-十进制译码器,退出,三、译码器的应用,2020/5/12,42,译码：编码的逆过程，将编码时赋予代码的特定含义“翻译”出来。译码器：实现译码功能的电路。,常用的译码器有二进制译码器、二-十进制译码器和显示译码器等。,2020/5/12,43,一、二进制译码器,三位二进制译码器的方框图,输入：二进制代码（N位），输出：2N个，每个输出仅包含一个最小项。,输入是三位二进制代码、有八种状态，八个输出端分别对应其中一种输入状态。因此，又把三位二进制译码器称为3线8线译码器。,1、3线/8线译码器,2020/5/12,44,真值表,输入：3位二进制代码输出：8个互斥的信号,2020/5/12,45,逻辑表达式,逻辑图,电路特点：与门组成的阵列,2020/5/12,46,2、集成74LS138的逻辑功能,内部电路图,负逻辑与门,为便于理解功能而分析内部电路,2020/5/12,47,74LS138的功能表,2020/5/12,48,74LS138的逻辑符号,2020/5/12,49,Y0Y7,S3,2020/5/12,50,当译码器处于工作状态时，每输入一个二进制代码将使对应的一个输出端为低电平，而其它输出端均为高电平。也可以说对应的输出端被“译中”。74LS138输出端被“译中”时为低电平，所以其逻辑符号中每个输出端上方均有“”符号。,2020/5/12,51,3、级联扩展(利用使能端实现),图3-9用两片74LS138译码器构成4线16线译码器,A3=0时，片工作，片禁止,A3=1时，片禁止，片工作,2020/5/12,52,二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。,二、二-十进制译码器,1、8421BCD码译码器,把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。,2020/5/12,53,真值表,2020/5/12,54,逻辑表达式,逻辑图,2020/5/12,55,将与门换成与非门，则输出为反变量，即为低电平有效。,2020/5/12,56,、集成8421BCD码译码器74LS42,输出为反变量，即为低电平有效，并且采用完全译码方案。,2020/5/12,57,表3-7二-十进制译码器74LS42的功能表,返回,2020/5/12,58,三、译码器的应用,1、用二进制译码器实现逻辑函数,画出用二进制译码器和与非门实现这些函数的接线图。,写出函数的标准与或表达式，并变换为与非-与非形式。,2020/5/12,59,2、用二进制译码器实现码制变换,十进制码,8421码,2020/5/12,60,十进制码,余3码,2020/5/12,61,十进制码,2421码,2020/5/12,62,3、数码显示电路的动态灭零,2020/5/12,63,在数字测量仪表和各种数字系统中，都需要将数字量直观地显示出来，一方面供人们直接读取测量和运算的结果，另一方面用于监视数字系统的工作情况。数字显示电路是数字设备不可缺少的部分。数字显示电路通常由显示译码器、驱动器和显示器等部分组成，如图3-12所示。,返回,7.4.3显示译码器,2020/5/12,64,图3-12数字显示电路的组成方框图,1.数字显示器件数字显示器件是用来显示数字、文字或者符号的器件，常见的有辉光数码管、荧光数码管、液晶显示器、发光二极管数码管、场致发光数字板、等离子体显示板等等。本书主要讨论发光二极管数码管。,2020/5/12,65,（1）发光二极管（LED）及其驱动方式,LED具有许多优点，它不仅有工作电压低(1.53V)、体积小、寿命长、可靠性高等优点，而且响应速度快(100ns)、亮度比较高。一般LED的工作电流选在510mA，但不允许超过最大值（通常为50mA）。LED可以直接由门电路驱动。,2020/5/12,66,图（a）是输出为低电平时，LED发光，称为低电平驱动；图（b）是输出为高电平时，LED发光，称为高电平驱动；采用高电平驱动方式的TTL门最好选用OC门。,图3-13门电路驱动LED(a)低电平驱动(b)高电平驱动,R为限流电阻,2020/5/12,67,图3-14七段显示LED数码管(a)外形图(b)共阴型(c)共阳型,(2)LED数码管LED数码管又称为半导体数码管，它是由多个LED按分段式封装制成的。LED数码管有两种形式：共阴型和共阳型。,公共阴极,公共阳极,2020/5/12,68,2020/5/12,69,b=c=f=g=1，a=d=e=0时,c=d=e=f=g=1，a=b=0时,共阴极,2020/5/12,70,2、显示译码器,真值表仅适用于共阴极LED,真值表,2020/5/12,71,a的卡诺图,2020/5/12,72,b的卡诺图,c的卡诺图,2020/5/12,73,d的卡诺图,e的卡诺图,2020/5/12,74,f的卡诺图,g的卡诺图,2020/5/12,75,逻辑表达式,2020/5/12,76,逻辑图,2020/5/12,77,2、集成显示译码器74LS48,引脚排列图,2020/5/12,78,功能表,2020/5/12,79,辅助端功能,2020/5/12,80,本节小结,状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换。,2020/5/12,81,7.5数据选择器和数据分配器,7.5.1数据选择器,7.5.2数据分配器,退出,2020/5/12,82,7.5.1数据选择器,一、4选1数据选择器,二、集成数据选择器,三、用数据选择器实现组合逻辑函数,退出,2020/5/12,83,一、4选1数据选择器,真值表,逻辑表达式,地址变量,输入数据,由地址码决定从路输入中选择哪路输出。,2020/5/12,84,逻辑图,2020/5/12,85,二、集成数据选择器,集成双4选1数据选择器74LS153,2020/5/12,86,集成8选1数据选择器74LS151,2020/5/12,87,74LS151的真值表,2020/5/12,88,数据选择器的扩展,2020/5/12,89,三、用数据选择器实现逻辑函数,基本原理,数据选择器的主要特点：,（1）具有标准与或表达式的形式。即：,（2）提供了地址变量的全部最小项。,（3）一般情况下，Di可以当作一个变量处理。,因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。,2020/5/12,90,基本步骤,确定数据选择器,确定地址变量,2,1,n个地址变量的数据选择器，可实现m(mn)个变量的函数。,3个变量，选用4选1数据选择器。,A1=A、A0=B,逻辑函数,1,选用74LS153,2,74LS153有两个地址变量。,1用具有n个地址输入端的数据选择器实现m变量的逻辑函数(mn),2020/5/12,91,求Di,3,（1）公式法,函数的标准与或表达式：,4选1数据选择器输出信号的表达式：,比较L和Y，得：,3,2020/5/12,92,画连线图,4,4,2020/5/12,93,(2)降维图法,概念：卡诺图的变量数称为该图的维数。如果把某些变量也作为卡诺图小方格内的值，将减小卡诺图的维数，这种卡诺图称为降维卡诺图。作为降维图小方格中值的那些变量称为记图变量。,2020/5/12,94,图4-2-18降维图示例,0,0,0,0,0,0,1,1,00,01,11,10,00,01,CD,AB,0,1,1,0,0,1,1,1,11,10,0,0,D,D,0,1,1,D,00,01,11,10,0,1,AB,C,(a)F函数的卡诺图,(b)3变量降维图,0,CD+CD,C,C+D,0,1,0,1,A,B,(c)2变量降维图,通过降维以后，相当于减少了逻辑函数的变量数目。当降维卡诺图的维数与数据选择器的地址输入端数目相等时，即可按照用具有n个地址输入端的数据选择器实现n变量逻辑函数的方法来实现m变量的逻辑函数。,2020/5/12,95,例4-7用8选1数据选择器实现函数F(A,B,C,D)=m(1,5,6,7,9,11,12,13,14),解题指导,8选1数据选择器只有3个地址输入端，而将要实现的是4变量的逻辑函数，所以需要将4变量卡诺图降维变成3变量降维卡诺图。这里选择D为记图变量。,解第一步：将4变量卡诺图降维变成3变量降维卡诺图。,2020/5/12,96,01234567,G,0,7,MUX,Y,A0,EN,C,B,A,F,1,D,注意：可以选择不同的变量作为记图变量，不同的选择方案会有不同的结果。要得到最佳方案，必须对原始卡诺图进行仔细分析，以选择子函数最少或最简单的方案。,第二步：画逻辑图，确定数据输入端记图变量及二值电平。,.,图4-2-20用8选1MUX实现例4-7,A1,A2,ST,2020/5/12,97,用具有n个地址输入端的数据选择器实现n变量的逻辑函数,对于数据选择器，输出与输入信号之间存在如下关系：,以上说明：只要将作出逻辑函数的卡诺图，将输入变量加到8选1数据选择器地址端，在数据输入端按卡诺图中最小项方格中的值相连，就可以实现任意输入变量的组合逻辑函数。,2020/5/12,98,例4-5用8选1数据选择器实现函数,解第一步：作卡诺图。,第二步：画接线图。注意：将函数输入变量A、B、C作为数据选择器的地址时，应当保持变量顺序与地址端高低位的对应关系。例如变量A接地址A2端、B接地址A1端、C接地址A0端，否则输出端得到的函数并非所要实现的函数。,2020/5/12,99,本节小结,数据选择器是能够从来自不同地址的多路数字信息中任意选出