第六讲 常见组合与时序逻辑电路Verilog HDl描述

.,第九章,VeirlogHDL数字电路设计实践,.,主要内容,一、常用组合电路模块的设计,二、常用时序电路模块的设计,三、多层次结构电路的设计,.,（一）简单组合电路的描述,1、基本门电路的描述,常用组合电路模块的设计,.,（1）调用内置门元件描述,modulegate3(F,A,B,C,D);inputA,B,C,D;outputF;nand(F1,A,B);and(F2,B,C,D);or(F,F1,F2);/调用内置门endmodule,.,2、三态门的描述,regout;always(enorin)out=en?in:bz;end,（2）用assign连续赋值语句描述,（3）用过程语句always块描述,（1）调用内置门元件描述,bufif1b1(out,in,en);,assignout=en?in:bz;,.,在VerilogHDL中，描述简单的组合逻辑通常使用assign结构。注意：条件运算符是一种在组合逻辑实现分支判断时常使用的格式。,.,（二）复杂组合电路的描述,一般用always块实现较复杂的组合逻辑电路,1、3线-8线译码器,moduledecoder_38(out,in);output7:0out;input2:0in;reg7:0out;always(in)begincase(in)3b000:out=8b11111110;3b001:out=8b11111101;3b010:out=8b11111011;3b011:out=8b11110111;3b100:out=8b11101111;3b101:out=8b11011111;3b110:out=8b10111111;3b111:out=8b01111111;endcaseendendmodule,.,MAX+PLUSII编译后的生成的模块符号：,.,moduledecode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);outputa,b,c,d,e,f,g;inputD3,D2,D1,D0;rega,b,c,d,e,f,g;always(D3orD2orD1orD0)begincase(D3,D2,D1,D0)4d0:a,b,c,d,e,f,g=7b1111110;4d1:a,b,c,d,e,f,g=7b0110000;4d2:a,b,c,d,e,f,g=7b1101101;4d3:a,b,c,d,e,f,g=7b1111001;4d4:a,b,c,d,e,f,g=7b0110011;4d5:a,b,c,d,e,f,g=7b1011011;4d6:a,b,c,d,e,f,g=7b1011111;4d7:a,b,c,d,e,f,g=7b1110000;4d8:a,b,c,d,e,f,g=7b1111111;4d9:a,b,c,d,e,f,g=7b1111011;default:a,b,c,d,e,f,g=7bx;endcaseendendmodule,2、BCD码七段数码显示译码器,.,MAX+PLUSII编译后的生成的模块符号：,.,3、8线-3优先编码器,moduleencoder8_3(outcode,a,b,c,d,e,f,g,h);output2:0outcode;inputa,b,c,d,e,f,g,h;reg2:0outcode;always(aorborcordoreorforgorh)beginif(h)outcode=3b111;elseif(g)outcode=3b110;elseif(f)outcode=3b101;elseif(e)outcode=3b100;elseif(d)outcode=3b011;elseif(c)outcode=3b010;elseif(b)outcode=3b001;elseif(a)outcode=3b000;endendmodule,.,MAX+PLUSII编译后的生成的模块符号：,.,4、数据选择器（2选1、4选1)（略）,.,(一)简单时序逻辑电路的描述,通常使用always块（(posedgeclk)或(negedgeclk)来描述时序逻辑。,常用时序电路模块设计,.,(二)复杂时序逻辑电路的描述,通常在always过程语句里使用条件语句来实现较复杂的时序逻辑电路。,.,1、带清零端、置1端的D触发器,moduleDFF1(q,qn,d,clk,set,reset);outputq,qn;inputd,clk,set,reset;regq,qn;always(posedgeclk)beginif(!reset)beginq=0;qn=1;endelseif(!set)beginq=1;qn=0;endelsebeginq=d;qn=d;endendendmodule,ornegedgesetornegedgereset),.,2、带清零端、置1端的JK触发器,moduleJK_FF(CLK,J,K,Q,RS,SET);inputCLK,J,K,SET,RS;outputQ;regQ;always(posedgeCLKornegedgeRSornegedgeSET)beginif(!RS)Q=1B0;elseif(!SET)q=1B1;elsecase(J,K)2b00:Q=Q;2b01:Q=1b0;2b10:Q=1b1;2b11:Q=Q;endcaseendendmodule,.,3、数据寄存器,modulereg8(out_data,in_data,clk,clr);output7:0out_data;input7:0in_data;inputclk,clr;reg7:0out_data;always(posedgeclkorposedgeclr)beginif(clr)out_data=0;elseout_data=in_data;endendmodule,.,moduleshifter(din,clk,clr,dout);inputdin,clk,clr;output7:0dout;reg7:0dout;always(posedgeclk)beginif(clr)dout=8b0;elsebegindout=dout1;dout0=din;endendendmodule,4、移位寄存器,.,5、计数器,moduleupdown_count(d,clk,clear,load,up_down,qd);input3:0d;inputclk,clear,load,up_down;output3:0qd;reg3:0qd;always(posedgeclk)beg