《电工电子学》-第十六章-组合逻辑电路模板PPT课件

-,1,第十六章组合逻辑电路,-,2,概述,逻辑电路,组合逻辑电路,时序逻辑电路,功能：输出只取决于当前的输入。,组成：门电路，不存在记忆元件。,功能：输出取决于当前的输入和原来的状态。,组成：组合电路、记忆元件。,-,3,组合逻辑电路的研究内容：,分析：,设计：,给定逻辑图,得到逻辑功能,分析,给定逻辑功能,画出逻辑图,设计,-,4,1.由给定的逻辑电路图逐级写出逻辑关系表达式。,1、分析步骤,2.用逻辑代数或卡诺图对逻辑表达式进行化简。,3.列出输入输出真值表（状态表）并得出结论。,电路结构,输入输出之间的逻辑关系,一、组合逻辑电路的分析,16-1组合逻辑电路的分析及设计,-,5,例1：分析下图的逻辑功能。,2、例题,1,1,-,6,真值表,特点：输入相同为“1”；输入不同为“0”。,同或门,-,7,例2：分析所示逻辑电路的功能。,1,1,1,1,1,1,1,-,8,真值表：,逻辑功能：输入中有奇数个1时，输出为1,表达式（本例已是最简）：,-,9,表达式：,例3：分析所示电路的逻辑功能。,-,10,真值表：,逻辑功能：,当输入D1D4中有奇数个“1”时，输出F为0。,换一个角度看：D4D1、F五位中“1”的个数总是为奇数。这就是一个奇校验码产生器。,-,11,任务要求,最简单的逻辑电路,1.指定实际问题的逻辑含义，列出真值表。,1、设计步骤,2.用逻辑代数或卡诺图对逻辑关系式进行化简或按要求进行变换。,3.画出逻辑电路。,二、组合逻辑电路的设计,-,12,例1：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,1）首先指明逻辑符号取“0”、“1”的含义。,2）根据题意列出真值表。,真值表,三个按键A、B、C按下时为“1”，不按时为“0”。灯是F，灯亮为“1”，否则为“0”。,2、例题,-,13,真值表,3）画出卡诺图，并用卡诺图化简。,-,14,4）根据逻辑表达式画出逻辑图。,用与或门实现,-,15,若用与非门实现,-,16,例2:列车排队电路,设计要求:在铁路上有特快车直快车慢车三种车次,这三种车都请求发车时，就具有一个优先权问题。,-,17,解：分析,1）设特快车为A，直快车为B，慢车为C，并把它们作为输入信号。同时，把ABC的取值定为：“1”表示请求发车，“0”表示没有请求。,2）设F1为特快的发车信号；F2为直快的发车信号；F3为慢车的发车信号。同时，F1F2F3的取值定为：“1”表示发车，“0”表示不发车。,-,18,列真值表,写出表达式,画电路图,-,19,加法运算是算术运算中最基本的运算，实现这种运算通常采用半加器和全加器。,16-2加法器,-,20,举例：A=1101,B=1001，计算A+B。,0,1,1,0,1,0,0,1,1,加法运算的基本规则：,(1)逢二进一。,(2)最低位是两个数最低位的叠加，不需考虑进位。,(3)其余各位都是三个数相加，包括加数、被加数和低位送来的进位。,(4)任何位相加都产生两个结果：本位和、向高位的进位。,用半加器实现,用全加器实现,-,21,1、半加器:,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。,加数,本位的和,向高位的进位,一、一位加法器,-,22,-,23,2、全加器,能对两个1位二进制数进行相加并考虑低位送来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。,Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。,-,24,-,25,-,26,半加和：,所以，全加和：,思考：如何用半加器完成全加器？,-,27,-,28,实现多位二进制数相加的集成电路,串行进位加法器,构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点：进位信号是由低位向高位逐级传递的，运算速度不高。,二、多位加法器,0,-,29,2、并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,-,30,超前进位发生器,-,31,加法器的级连,集成二进制4位超前进位加法器,-,32,三、加法器的应用,1、8421BCD码转换为余3码,BCD码+0011=余3码,-,33,在计算机中CPU的核心部件为ALU（运算部件），它在实现二进制加/减运算时，不可能用一套加法器和一套减法器。为节省ALU的资源所有的算术运算只用一套加法器来完成。对于减法而言它采用被减数+减数的补码来完成。下面给出加/减器。,2、二进制并行加法/减法器,二进制数的补码=二进制数的反码+1,-,34,-,35,M=0，做二进制加法（称为串行）。,M=1，做二进制减法，,-,36,-,37,两个用BCD码表示的数字相加，并以BCD码给出其和的电路称为BCD码加法器。两个一位十进制数相加，若考虑低位的进位，其和应为019。8421BCD码加法器的输入、输出都应用8421BCD码表示，而四位二进制加法器是按二进制数进行运算的，因此必须将输出的二进制数(和数)进行等值变换。下表列出了与十进制数019相应的二进制数及8421BCD码。从表中看出，当和小于等于9时不需要修正，当和大于9时需要加6(0110)修正，即当和大于9时，二进制和数加6(0110)才等于相应的8421BCD码。从表中还看出，当和大于9时，D10=1，因此可以用D10来控制是否需要修正，即D10=1时，和加6，D10=0时则不加。,3、用四位加法器构成一位8421BCD码加法器,-,38,十进制数019与相应的二进制数及8421BCD码,-,39,D10可以据表求出：当B4=1时，D10一定为1；当B4=0，B3B2B1B0从1010到1111时，D10=1。故可求得,下图表示用2片四位二进制全加器完成两个一位8421BCD码的加法运算电路，第片完成二进数相加的操作，第片完成和的修正操作。图中，第一片输出的二进制数为C4、S3、S2、S1、S0，第二片完成和的修正操作，根据上式可求得8421BCD码的进位输出为,-,40,一位8421BCD码加法器,-,41,小结,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器等。,-,42,16-3数值比较器（COMP）,比较器的分类：,（1）仅比较两个数是否相等。,（2）除比较两个数是否相等外，还要比较两个数的大小。,第一类的逻辑功能较简单，下面重点介绍第二类比较器。,-,43,将两个一位数A和B进行大小比较，一般有三种可能：AB,AB,FAB3100,A3=B3A2=B2A1=B1A0=B0010,A3=B3A2=B2A1=B1A0B0100,A3=B3A2=B2A1B1100,A3=B3A2B2100,A3B)i”端和“(AC，则A最大；若ABAC，则A最小。,可以用两片74LS85实现。,-,59,A=B=C,A最大,A最小,A与C作比较,A与B作比较,必接好,必接好,(1),(2),-,60,16-4编码器,所谓编码就是赋予选定的一系列二进制代码以固定的含义。,n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。,一、二进制编码器,二进制编码器的作用：将一系列信号状态编制成二进制代码。,将有特定含义的输入信号编成不同代码输出的组合逻辑电路，称为编码器。,也叫2n线-n线编码器,-,61,例：用与非门组成三位二进制编码器。,-八线-三线编码器,设八个输入端为I0I7八种状态，与之对应的输出设为A、B、C，共三位二进制数。,设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出编码表（即真值表），然后写出逻辑表达式并进行化简，最后画出逻辑图。,-,62,表达式：,编码表（真值表）,-,63,8线-3线编码器逻辑图1,-,64,8线-3线编码器逻辑图2,-,65,二、二进制优先编码器,优先编码器常用于优先中断系统和键盘编码。与普通编码器不同，优先编码器允许多个输入信号同时有效，但它只按其中优先级别最高的有效输入信号编码，对级别较低的输入信号不予理睬。常用的优先编码器有：10线4线优先编码器(如74LS147)、8线3线优先编码器(如74LS148)。,-,66,74LS148二进制优先编码器的管脚图,管脚70为状态信号输入端，电平有效，7的优先级别最高，0的级别最低；,C、B、A为代码(反码)输出端，C为最高位；,E0和GS为输出使能端和优先编码工作状态标志，主要用于级联和扩展。,EI为输入使能(允许)端，低电平有效；,当EI=0时，电路允许编码；当EI=1时，电路禁止编码,GS,O,I,-,67,74LS148的功能表,EI,EO,GS,从功能表可以看出，当EI=1时，表示电路禁止编码，即无论70中有无有效信号，输出C、B、A均为高电平（逻辑1），并且GS=EO=1。,-,68,74LS148的功能表,EI,EO,GS,当E1=0时，表示电路允许编码，如果70中有低电平(有效信号)输入，则输出C、B、A是申请编码中级别最高的编码输出(注意是反码)，并且GS=0，EO=1；如果70中无有效信号输入，则输出C、B、A均为高电平，并且GS=1,EO=0。,-,69,74LS148的功能表,EI,EO,GS,当GS=1,EO=0时，表示该电路允许编码，但无码可编；,当GS=0，EO=1时，表示该电路允许编码，并且正在编码；,当GS=EO=1时，表示该电路禁止编码，即无法编码。,从另一个角度理解GS和EO的作用,-,70,16-5译码器,译码是编码的逆过程，即将某二进制代码翻译成电路的某种状态。,一、二进制译码器及其集成器件,二进制译码器的作用：将n种输入的组合译成2n种电路状态。也叫n线-2n线译码器。,译码器的输入,一组二进制代码,译码器的输出,一组高低电平信号,常见的二进制译码器有24线译码器、38线译码器和416线译码器。,-,71,2-4线译码器74LS139的功能表,当E=0时，24译码器的输出函数分别为：,如果用表示i端的输出，mi表示输入地址变量A、B的一个最小项，则输出函数可写成,当使能端有效(E=0)时，它正好是输入变量最小项的非。因此变量译码器也称为最小项发生器。,1、2-4线译码器,-,72,2-4线译码器74LS139的内部线路（逻辑图）,1,1,1,1,1,-,73,2-4线译码器74LS139管脚图,一片139内含有两个2-4线译码器,-,74,例：利用线译码器分时将采样数据送入计算机。,-,75,工作原理：（以AB=00为例）,脱离总线,-,76,38线译码器功能表,2、3-8线译码器,工作状态,禁止工作,-,77,如果用表示各输出端，则输出函数为,可见，当使能端有效(E=1)时，每个输出函数也正好等于输入变量最小项的非。,38线译码器逻辑表达式,-,78,38线译码器逻辑图,-,79,38线译码器逻辑符号,A2A0为输入端，A2为高位。为信号输出端，低电平有效。E1、E2A、E2B为使能端。仅当E1为“”，E2A、E2B都为“”时，译码器才有有效信号（低电平）输出；若有一个条件不满足，译码器不工作，输出全为高电平。,-,80,二-十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。,1、显示器件：常用的是七段显示器件。,二、数字显示译码器(七段显示译码器),-,81,优点:工作电压低体积小寿命长可靠性高。,缺点：工作电流比较大，每一段的工作电流在10mA左右。,半导体数码管：根据二极管的连接不同分为共阴共阳两种。如下图所示：,液晶显示器：用于计算器电子手表电子词典等。,-,82,a,b,c,d,f,g,abcdefg,1111110,0110000,1101101,e,七段数码显示器件的工作原理：,-,83,共阴极数码显示器真值表,-,84,2、七段显示译码器(典型芯片7448),A3A0：8421BCD码输入端。YaYg：七段数码显示器输出端。,-,85,015十六个字符显示,-,86,7448功能表,-,87,-,88,讨论:,-,89,设置这个状态的目的是为了能把不希望显示的零熄灭掉。,例如：电子钟,-,90,16-6数据选择器及其集成器件,从一组数据中选择一路信号进行传输的电路，称为数据选择器（MUX）。,控制信号,输入信号,输出信号,数据选择器类似一个多掷开关。选择哪一路信号由相应的一组控制信号控制。,-,91,一位数据选择器：从n个一位数据中选择一个数据。m位数据选择器：从n个m位数据中选择一个数据。,控制信号,四二选一选择器,n=2,m=4,-,92,一四选一数据选择器,1、管脚介绍,-,93,2、功能表,3、工作原理EN=1，禁止工作，Y=0。EN=1，工作，,-,94,4、典型芯片:74153为双四选一MUX。,注意：两个四选一MUX共用地址线（A1A0）。,-,95,二八选一数据选择器（74LS151）,1、管脚介绍D0D7：输入端；Y：输出端；A2A1A0：地址端；EN：使能端。,2、真值表,-,96,三