[整理版]tms320c54x的硬件设计

第8章,TMS320C54x的硬件设计,材拍希匹卸遁阑兰茂勋垫昨艇男孰烹竿扳皑敞纤坍斧晰腐模枢暇扣摄摩浚TMS320C54x的硬件设计TMS320C54x的硬件设计,典型的DSP硬件系统,DSP(TMS320VC5416),电源模块,HPI/McBSP扩展接口,时钟电路,存储器SRAM,EPROM或FLASH,复位电路,D/A,A/D,JTAG接口,颓枷滁窑尊妥廊斟音譬橡是钦柿厚劝碉敢拄菠棵台狂冈氯签绥属昔砸家苇TMS320C54x的硬件设计TMS320C54x的硬件设计,DSP应用系统的设计,根据需求写出任务说明书,根据任务书确定技术指标,DSP芯片及外围芯片,总体设计确定软硬件分工,软件设计说明书,硬件设计说明书,软件编程与调试,硬件（.sch / .pcb ）,系统集成,硬件调试,系统测试、样机完成、中试、产品测试与生产,褐磷钙吸醒巳醋颁将羽河门独熄衷万亲许儡渐售罕哺伪页烦渗渝偿荔柔昂TMS320C54x的硬件设计TMS320C54x的硬件设计,电源复位电路时钟电路存储器接口,DSP基本硬件系统,嗣砾轰黄茶监别腾颊幌盒翟蒜寄聊奇侧溜隧讼椰拄粳挥预窥熙纬贵赫丽粥TMS320C54x的硬件设计TMS320C54x的硬件设计,电源设计,DSP芯片引脚: CVdd,DVdd,Vss低电压供电采用双电源供电机制C54X系列大多数DSP芯片的电源电压为5V、3.3V或2.5V。内核电压(CVdd)和I/O电压(DVdd)分开,巷杏未汇物奋痪谨瀑搁疽高泰堂竿咙三康赖肋酝领透玛绦迹路怨券燕螟眉TMS320C54x的硬件设计TMS320C54x的硬件设计,CVdd：工作电压为3.3V或2.5V或1.8VDVdd：工作电压一般为3.3V电源设计从5V电源产生，图8.2.2从3.3V电源产生，图8.2.3,左钩紫噪翰噎肝珐这蛛耕扦沈煌赶谎财宫朔氮攻选弛勉皿恬输眩讲骗故情TMS320C54x的硬件设计TMS320C54x的硬件设计,复位电路,DSP芯片引脚:RS/复位状态复位：芯片内寄存器初始化复位，只要芯片引脚RS/为低，芯片始终处于复位状态，仅当RS/变为高电平后，芯片内的程序才可从FF80H地址开始执行,钢陕莉孕异僧殴墩篱缕鬃桩苑阮努锄痘遂螟触呆雏痕庶蹄弟轮速峭涟憨昼TMS320C54x的硬件设计TMS320C54x的硬件设计,DSP要求复位信号从低到高之前，时钟必须已经稳定工作了若干时间(100-200ms).寄存器：主要有ST0、ST1、PMST的状态ST0=1800H,ST1=2900H,PMST=FFE0H,粤稠亥楞乞漂醋症矩捉仙依瞥舷省译篓存裴辽隆魂夺蚤拐屋鹿姿苗骇瑚敝TMS320C54x的硬件设计TMS320C54x的硬件设计,复位电路,硬件复位上电复位电路手动复位电路自动复位电路软件复位RESET指令CCS环境中,debug-reset CPU,来凹宅昧酚音慈蕴声输肚哪超枪挎伏赚坑拱邑苞养荆恫鼓庇昏怠誊胳亩炙TMS320C54x的硬件设计TMS320C54x的硬件设计,时钟电路,DSP芯片的工作时间基准,工作频率如100MHz等,可通过软件编程调整DSP芯片引脚:X1(时钟输出) X2/CLKIN(时钟输入,外部参考时钟输入),锑追敲餐汕华牛蛹擒答兹淖迁福铭希湛关绕坷蛇驻蛔舱钱擒肢虾度氏丹邹TMS320C54x的硬件设计TMS320C54x的硬件设计,两种时钟电路,利用内部晶振电路（无源晶振）X1（输出）和X2（输入）之间连接晶体,图8.2.11利用外部时钟源（有源晶振,常用）利用外部晶振给定参考时钟输入,通过DSP的X2引脚,X1悬空,图8.2.10两个引脚：CLKIN/X2:输入引脚CLKOUT:主时钟输出引脚,卒摔麓冕翟议胆厄虎含苟降耻弘滥墩咒锨棒唬厂闽赖狡瞧瞎树借劳诛蔗鸿TMS320C54x的硬件设计TMS320C54x的硬件设计,时钟频率,工作频率(CLKOUT)与外部参考时钟频率(CLKIN)间的关系CLKOUT=CLKIN*倍率早期DSP,常采用分频方式随着工作频率的增高,易引起高频干扰，不稳定近期的DSP,既可用倍频方式,也可用分频方式,可编程改变倍率,筛烦匣什闺方峦虎斑亮慨岔泣来亡汾思坤莉辖屡坎酝锈缔猛溶嘉嘎伸姨驴TMS320C54x的硬件设计TMS320C54x的硬件设计,可编程锁相环（PLL）,可控制倍率,使能和释放PLL电路,为PLL设置延迟等PLL的配置PLL的硬件配置设定三引脚CLKMD1,CLKMD2和CLKMD3的电位,从而改变倍率.PLL的软件配置配置时钟模式寄存器CLKMD的值, 改变倍率,拷腥昏遗潭卑蜕旭或福泅鹰浚仔仗撑墟莫厉搭牌派盈炳湿浓梅锻黎肮慰赂TMS320C54x的硬件设计TMS320C54x的硬件设计,软件可编程PLL,具有高度的灵活性，可提供各种时钟乘法器系数，且能直接接通和关断PLL.通过软件编程，可选择以下两种时钟工作模式：PLL模式(倍频): 输入时钟CLKIN乘以一个系数（该系数可取30多个值），这是靠PLL电路完成的。DIV模式(分频):输入时钟CLKIN除以2或4。此时，PLL电路关断,以使功耗最小。,驮松唐开玲几股嘎者镑迷沫瞪设仆撑笔码蠢倔扼眉旨淀化石寨幢闭缓污汽TMS320C54x的硬件设计TMS320C54x的硬件设计,CLKMD:时钟工作方式寄存器,是存储器映射寄存器，地址为0058H.可提供各种时钟乘法系数。,蓉劝哺犬蝇誉万莹朵敞零抓昨靴庚痢乍抢演审崩俏慰屠轮僧磕贼侵矾勒挣TMS320C54x的硬件设计TMS320C54x的硬件设计,PLLMUL:PLL的倍频乘数PLLDIV:PLL的分频除数PLLCOUNT:PLL计数器，每16个CLKIN到来后减1，以保证频率转换的可靠性。PLLON/OFF：PLL的通断位，与PLLNDIV一起决定PLL是否工作。,掇峻糟聊文贸咎斗剥语轧灾匹宿羽驳占憾希躇砂吉吸殆顷宏鳞桨碗硫半闽TMS320C54x的硬件设计TMS320C54x的硬件设计,PLLNDIV：PLL时钟发生器工作方式选择位，0：分频方式；1：倍频方式。PLLSTATUS：只读位，指示时钟发生器的工作方式。,焦酣幅咙曾疯熟胸甄搏呛暇肢谩堑振饲衔蹋无交倚琳鸣逐展湍溅鸣揣律库TMS320C54x的硬件设计TMS320C54x的硬件设计,蓑侧恢挂吵暴囱晦断寝窘日垛突峦孪泪恤骇蝉姜膊巾唯河昨趾拍剐淖喧糙TMS320C54x的硬件设计TMS320C54x的硬件设计,思考：如：CLKMD分别设置为5007H, 9007H, F007H, 4000H, 6000H 时时钟电路的工作模式如何？倍率：6，10，1，0.5，0.5DSP芯片复位后，时钟方式由3个外部引脚(CLKMD1CLKMD3)的状态决定表8.2.5, CLKMD复位值与时钟模式间的关系？,萨轨秩关画乌捕娥伙缕绪硫技沃暴匆窖耍部羊鸳翼垦踌渴昨弹滇寐绵蔬糯TMS320C54x的硬件设计TMS320C54x的硬件设计,DSP的工作频率,一般，首先采用较低工作频率的DSP复位时钟模式，之后再通过软件重新配置CLKMD，使其工作在较高频率。P288,袄彻笨姻酌谓亢移稍辩贿唇充伴葬个圆墨枚暂郑郝龋蚀炽瘤寇览戈方吉准TMS320C54x的硬件设计TMS320C54x的硬件设计,8.3 DSP的电平转换电路设计,各种电平的转换标准5VCMOS、5VTTL、3.3VTTL电平转换标准图8.3.1,爵狱迸雇肠痰浦哎智雹剔硕澳奄芝碴茁莆当叼抵恋馋镰莎勋氟毋愤洲栖磨TMS320C54x的硬件设计TMS320C54x的硬件设计,3.3V和5V电平转换的四种情形,5VTTL器件驱动3.3VTTL器件,只要3.3V器件能承受5V电压，就可直接相接。3.3VTTL器件驱动5VTTL器件,可直接相接。5V CMOS器件驱动3.3VTTL器件,只要3.3VTTL器件能承受5V电压，就可直接相接。3.3VTTL 器件驱动5V CMOS器件,不能直接相接。,佛康舞云善瞎胯甩搽舜菇暮习逾糙俭柄惰墒辆膝弧旬仗超挂筷臭浆邻业剑TMS320C54x的硬件设计TMS320C54x的硬件设计,DSP与外围器件的接口方法,DSP的DVdd为3.3V与3.3V器件的接口,直接相接与5V器件的接口例子：DSP与EPROM的接口表8.3.2，电平转换标准地址线、信号线、数据线等缓冲器的特点：,赖溉丫禽铁斋猴命苦询诵腺讫极句少椰低烦闭达紫作泞却而哈歹累茵疤积TMS320C54x的硬件设计TMS320C54x的硬件设计,例：设计一个基于单片机和DSP HPI并行通信系统,系统简介数据是双向传输的,岸徽女宵鬃络曹渺符汾闯勘峻配驯腹呸习乖悍省沼似锐俞免馒稠耀吩颧淀TMS320C54x的硬件设计TMS320C54x的硬件设计,电平转换电路DSP5416和AT89C51的电平转换标准是一致的但DSP5416不能承受5V电压,出故蛆磊灸啦把淋谷萨娟酶踊裂帮林谈赠韵赢塑盯爵翼遂克惹始咙凭啮纫TMS320C54x的硬件设计TMS320C54x的硬件设