计算机组成第6章总线系统.ppt

第6章总线系统,教学内容:总线、总线标准和总线的分类；总线接口;总线通信协议(定时关系)、总线仲裁和总线负载能力；教学重点难点:总线、总线标准和总线的分类;总线接口;总线仲裁总线通信协议(总线定时),功能内部结构数据处理中央处理器(运算器)数据存储存储器组织数据传送输入/输出模块控制中央处理器(控制器),系统互连（总线）,指令集（定义了计算机的外特性）,系统互连（总线）,第1节总线的概念和结构形态第2节总线接口第3节总线的仲裁第4节定时和数据传送模式第5节PCI总线*,第1节总线的概念和结构形态,一、总线的基本概念二、总线的连接方式（总线结构）三、总线的内部结构(总线的组成),一、总线的基本概念,1、总线内部、系统、I/O总线2、总线的物理、功能、电气、时序特性3、总线的标准化,一个单处理器系统中的总线，大致分为三类：(1)内部总线：CPU内部连接各寄存器及运算部件之间的总线。(2)系统总线：CPU同计算机系统的其他高速功能部件，如存储器、通道等互相连接的总线。(3)I/O总线：中、低速I/O设备之间互相连接的总线。,总线是构成计算机系统的互连机构，是多个系统功能部件之间进行数据传送的公共通路（传输线）。,1、总线,(1)物理特性：指总线的物理连接方式，包括总线的根数，总线的插头、插座的形状，引脚线的排列方式等。,2、总线的物理、功能、电气、时序特性,功能特性：描述总线中每一根线的功能。,数据线低8位,数据线高8位,电气特性：定义每一根线上信号的传递方向及有效电平范围。送入CPU的信号叫输入信号(IN)，从CPU发出的信号叫输出信号(OUT)。时间特性:定义了每根线在什么时间有效。规定了总线上各信号有效的时序关系，CPU才能正确无误地使用。,时序关系,XT读总线周期(INAL,DX),3总线的标准化相同的指令系统，相同的功能，不同厂家生产的各功能部件在实现方法上几乎没有相同的，但各厂家生产的相同功能部件却可以互换使用，其原因在于它们都遵守了相同的系统总线的要求，这就是系统总线的标准化问题。,总线带宽：总线本身所能达到的最高传输速率，是衡量总线性能的重要指标，单位兆字节每秒(MB/s)。,【例1】(1)某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，则总线带宽是多少?(2)如果一个总线周期中并行传送64位数据，总线时钟频率升为66MHz，则总线带宽是多少?,(1)设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D表示，根据定义可得Dr=D/T=D1/T=Df=4B331000000/s=132MB/s(2)64位=8B，Dr=Df=8B661000000/s=528MB/s,二、总线的连接方式（总线结构）,1、单总线结构2、双总线结构（在CPU与M间增设了一条总线）3、三总线结构（以通道方式管理I/O总线）4、微机中的多总线结构,许多单处理器的计算机中，使用一条单一的系统总线来连接CPU、主存和I/O设备，叫做单总线结构。,1、单总线结构,处理器,主存储器,输入/输出设备,主板总线,使用一条总线：处理器和主存储器之间通信主存储器和输入/输出设备之间通信优点：简单、成本低缺点：速度慢，总线将成为系统瓶颈应用：IBMPC,这种结构保持了单总线系统简单、易于扩充的优点，但又在CPU和主存之间专门设置了一组高速的存储总线，使CPU可通过专用总线与存储器交换信息，并减轻了系统总线的负担，同时主存仍可通过系统总线与外设之间实现DMA（直接存储器获取）操作，而不必经过CPU。当然这种双总线系统以增加硬件为代价,2、双总线结构,例子模型计算机TEC4A中总线,结果,RD,输入/输出总线通过适配器和处理器-主存总线相连：处理器-主存总线：主要用于处理器和主存储器之间的通信输入/输出总线：为输入/输出设备提供信息,处理器,主存,处理器-主存总线,总线适配器,输入/输出总线,总线适配器,总线适配器,输入/输出总线,输入/输出总线,三总线结构是在双总线系统的基础上增加I/O总线形成的。在DMA方式中，外设与存储器间直接交换数据而不经过CPU，从而减轻了CPU对数据输入输出的控制，而“通道”方式进一步提高了CPU的效率。通道实际上是一台具有特殊功能的处理器，又称为IOP(I/O处理器),它分担了一部分CPU的功能，以实现对外设的统一管理及外设与主存之间的数据传送。显然，由于增加了IOP，使整个系统的效率大大提高。然而这是以增加更多的硬件代价换来的。,3、三总线结构,4、微机中的多总线结构,CPU、CACHE采用高速的CPU总线，主存连至系统总线，高速总线则连接高速外设接口；高速总线通过扩展总线接口与扩展总线相连，扩展总线连接中、低速外设接口。这种总线体现了高、中、低速设备连接到不同的总线上同时工作，以提高总线效率。,缓冲转换控制,CPU和cache之间采用高速的CPU总线。主存连在系统总线上。高速总线上可以连接高速LAN（100Mb/s局域网）、视频接口、图形接口、SCSI接口（支持本地磁盘驱动器和其他外设）、Firewire接口（支持大容量I/O设备）。高速总线通过扩充总线接口与扩充总线相连，扩充总线上可以连接串行方式工作的I/O设备。通过桥CPU总线、系统总线和高速总线彼此相连。桥实质上是一种具有缓冲、转换、控制功能的逻辑电路。,三、总线的内部结构(总线的组成),1、总线的内部结构(总线组成)早期：ABDBCB;（1）CPU为总线唯一的主控者；（2）是CPU的引脚延伸，通用性差现代总线结构：CPU+私有的Cache作为1个模块与BUS相连，总线控制器负责协调与仲裁。BUS由4个部分组成：数据传送线仲裁总线中断和同步线公用线2*、总线的驱动能力,1、总线组成,在当代总线结构中，CPU和它私有的cache一起作为一个模块与总线相连。系统中允许有多个这样的处理器模块。而总线控制器完成几个总线请求者之间的协调与仲裁。整个总线分成如下四部分：1数据传送总线：由地址线、数据线、控制线组成。2仲裁总线：包括总线请求线和总线授权线。3中断和同步总线：用于处理带优先级的中断操作，包括中断请求线和中断认可线。4公用线：包括时钟信号线、电源线、地线、系统复位线以及加电或断电的时序信号线等。,直流负载交流负载,2*、总线的驱动能力（不考试,课外阅读ppt24-27）,所谓总线的负载能力即驱动能力，是指当总线接上负载（接口设备）后必须不影响总线输入/输出的逻辑电平。以此时流过电流的大小表示。,如PC(XT)总线中的输出信号，在输出低电平时要吸收电流（由负载流入信号源）以IOL表示，这时的负载能力就是指当它吸收了规定电流时，仍能保持逻辑低电平。输出高电平的负载能力以IOH表示，这是一个由信号源流向负载的输出电流，当输出电流超过规定值时，输出逻辑电平会降低，甚至变到阈值以下。表是系统总线输出驱动能力。,PC总线输出驱动能力,对于输入信号而言，系统总线就成为I/O插件板的负载。当输入低电平时，总线向插件板灌入电流，以IIL表示，要求插件板在流入了这个电流后，还能向总线输出一个正确的低电平。驱动电路还要给总线接收电路提供输入高电平时的电流，记为IIH。对应的电流值列于下表中。两个表中电流的正、负表示流入和流出总线。,提供给总线输入信号的负载,当总线上所接负载超过总线的负载能力时，必须在总线和负载之间加接缓冲器或驱动器，最常用的是三态缓冲器,其作用是驱动（使信号电流加大，可带动更多负载）和隔离（减少负载对总线信号的影响）。,第2节总线接口,一、信息的传送方式串行、并行、分时二、接口的基本概念,计算机系统中，传输信息采用三种方式：串行传送、并行传送和分时传送。但是出于速度和效率上的考虑，系统总线上传送的信息必须采用并行传送方式。,一、信息的传送方式,串行方式传送时，只有一条传输线，且采用脉冲传送。在串行传送时，按顺序来传送表示一个数码的所有二进制位(bit)的脉冲信号，每次一位，通常以第一个脉冲信号表示数码的最低有效位，最后一个脉冲信号表示数码的最高有效位。并串变换，串并变换优点：是只需要一条传输线，成本比较低廉。,LPC908串口发送字符,【例2】利用串行方式传送字符，每秒钟传送的数据位数常称为波特。假设数据传送速率是120个字符/秒，每一个字符格式规定包含10个数据位(起始位、停止位、8个数据位)，问传送的波特数是多少?每个数据位占用的时间是多少?,波特数为：10位120/秒=1200波特每个数据位占用的时间Td是波特数的倒数：Td=1/1200=0.8330.001s=0.833ms,并行方式传送二进制信息时，对每个数据位都需要单独一条传输线。信息有多少二进制位组成，就需要多少条传输线，从而使得二进制数“0”或“1”在不同的线上同时进行传送。并行传送一般采用电位传送。由于所有的位同时被传送，所以并行数据传送比串行数据传送快得多。,分时传送有两种概念。一是采用总线复用方式，某个传输线上既传送地址信息，又传送数据信息。为此必须划分时间片，以便在不同的时间间隔中完成传送地址和传送数据的任务。分时传送的另一种概念是共享总线的部件分时使用总线。(比如，前面讲的单总线结构),110000111000001,0001,0001110000111000001,1010010100011000,1010010100011000,地址线,数据线,二、接口的基本概念,接口即I/O设备适配器，具体指CPU和主存、外围设备之间通过总线进行连接的逻辑部件。,接口卡(适配器),主机和外设之间需要交换的信息有：(1)数据信息这类信息可以是通过输入设备送到计算机的输入数据，也可以是经过计算机运算处理和加工后，送到输出设备的结果数据。传送可以是并行的，也可以是串行的。(2)控制信息这是CPU对外设的控制信息或管理命令，如外设的启动和停止控制、输入或输出操作的指定、工作方式的选择、中断功能的允许和禁止等。,(3)状态信息这类信息用来标志外设的工作状态，CPU在必要时可通过对它的查询来决定下一步的操作。比如，输入设备数据准备好标志，输出设备忙闲标志等。(4)联络信息这是主机和外设间工作的时间配合信息，它与主机和外设间的信息交换方式密切相关。通过联络信息可以决定不同工作速度的外设和主机之间交换信息的最佳时刻，以保证整个计算机系统能统一协调地工作。,(5)外设识别信息这是I/O寻址的信息，使CPU能从众多的外设中寻找出与自己进行信息交换的唯一外部设备。,典型的接口通常具有如下功能：,控制接口靠程序的指令信息来控制外围设备的动作，如启动、关闭设备等。,缓冲状态转换程序中断,1.接口的功能,2.接口的基本组成,接口中要分别传送数据信息、控制信息和状态信息。大多数计算机都把I/O设备的状态信息视为输入数据，而把控制信息看成输出数据，并在接口中分设各自相应的寄存器，赋以不同的端口地址，各种信息分时地使用数据总线传送到各自的寄存器中。端口与接口是两个不同的概念。端口是指接口电路中可以进行读/写的寄存器.接口是若干个端口加上相应的控制逻辑电路组成.,一个接口中包含有:数据端口、控制端口和状态端口。数据端口:存放数据信息的寄存器;状态端口:存放状态信息的寄存器;命令(控制)端口:存放控制命令的寄存器。CPU通过输入指令可以从有关端口中读出信息，通过输出指令可以把信息写入有关端口。对状态端口只进行输入操作，将设备状态标志送到CPU中去；对命令端口（控制端口）只进行输出操作，CPU将向外设发送各种控制命令。因此，在有的接口电路中状态信息和控制信息共用一个寄存器，称之为设备的控制状态寄存器。,地址,地址,CPU,总,线,控制寄存器,输入寄存器,输出寄存器,状态寄存器,数据总线,控制,CPU,总,线,设备,控制寄存器,数据寄存器,状态寄存器,译码,状态,数据,外设接口逻辑,外设接口逻辑,控制线,控制,控制,设备,状态,数据,010011001100,11110000,11110000,11110000,11110000,地址,数据,第3节总线的仲裁,请求使用总线,请求使用总线,仲裁：确定谁用,为了解决多个主设备同时竞争总线控制权，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。对多个主设备提出的占用总线请求，一般采用优先级或公平策略进行仲裁。按照总线仲裁电路的位置不同，仲裁方式分为集中式仲裁和分布式仲裁两类。,连接到总线上的功能模块有和两种形态，如主方可以启动一个总线周期，而从方只能响应主方的请求。每次总线操作，只有一个主方占用总线控制权，但同一时间里可以有一个或多个从方。除CPU外，I/O功能模块也可以提出总线请求。为了解决多个主设备同时竞争总线控制权，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。对多个主设备提出的占用总线请求，一般采用优先级或公平策略进行仲裁。仲裁的依据：优先级（多个I/O设备竞争总线）、公平策略(多CPU模块竞争总线，可对等发起竞争)。仲裁的方式：按总线仲裁电路的位置不同，可分为,主动被动,CPU存储器,集中式仲裁分布式仲裁,一、集中式仲裁每个模块都有两条线连到总线控制器：一条送往仲裁器的总线请求信号BR,一条是仲裁器授权信号BG。链式查询方式（菊花链）计数器定时独立请求二、分布式仲裁（无须中央仲裁器）,BS=1忙,一、集中式仲裁,OC,OC,-BS,-BB低电平有效(补充说明,期末不考试，阅读，ppt53-55),1,2,3,4,链式查询电路，每个部件都有BG1BG0,总线仲裁器逻辑结构图,(补充说明,期末不考试),(补充说明,不考试),链式查询是通过优先级排队实现，离中央仲裁器越近，优先级越高。特点：1）使用的线较少2）对链的故障敏感3）优先级固定,总线授权信号BG串行地从一个I/O接口传送到下一个I/O接口。假如BG到达的接口无总线请求，则继续往下查询；假如BG到达的接口有总线请求，BG信号便不再往下查询，该I/O接口获得了总线控制权。离中央仲裁器最近的设备具有最高优先级，通过接口的优先级排队电路来实现。,2.计数器定时,D,A,一、集中式仲裁,总线上的任一设备要求使用总线时，通过BR线发出总线请求。（1）中央仲裁器接到请求信号以后，在BS线为“0”的情况下让计数器开始计数，计数值通过一组地址线发向各设备。（2）每个设备接口都有一个设备地址判别电路，当地址线上的计数值与请求总线的设备地址相一致时，该设备置“1”BS线，获得了总线使用权，此时中止计数查询。,特点：线数增加优先级灵活,3.独立请求方式,特点：响应速度快优先级设置灵活,一、集中式仲裁,二、分布式仲裁（无须中央仲裁器）,分布式仲裁不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。当它们有总线请求时，把它们唯一的仲裁号发送到共享的仲裁总线上，每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大，则它的总线请求不予响应，并撤消它的仲裁号。最后，获胜者的仲裁号保留在仲裁总线上。显然，分布式仲裁是以优先级仲裁策略为基础。,分布式仲裁,竞争号i,竞争号j,设备i,设备j,此图（ppt58-59）,了解，不考试,所有参与本次竞争的各主设备将设备竞争号CN取反后打到仲裁总线AB上，以实现“线或”逻辑。AB线低电平时表示至少有一个主设备的CNi为1，AB线高电平时表示所有主设备的CNi为0。,竞争时CN与AB逐位比较，从最高位（b7）至最低位（b0）以一维菊花链方式进行，只有上一位竞争得胜者Wi+1位为1,且CNi=1，或CNi=0并且ABi为高电平时，才使Wi位为1。若Wi=0时，将一直向下传递，使其竞争号后面的低位不能送上AB线。,竞争不到的设备自动撤除其竞争号。在竞争期间，由于W位输入的作用，各设备在其内部的CN线上保留其竞争号并不破坏AB线上的信息。,由于参加竞争的各设备速度不一致，这个比较过程反复(自动)进行，才有最后稳定的结果。竞争期的时间要足够，保证最慢的设备也能参与竞争。,第4节总线的定时(总线通信协议),一、同步定时二、异步定时（请求/应答或握手应答，互锁）,主机与外设通过总线进行信息交换时，必然存在着时间上的配合和动作的协调问题，否则系统的工作将出现混乱。总线的通信控制方式一般分为同步定时方式和异步定时方式。,在同步定时协议中，事件出现在总线上的时刻由总线时钟信号来确定。由于采用了公共时钟，每个功能模块什么时候发送或接收信息都由统一时钟规定，因此，同步定时具有较高的传输频率。同步定时适用于总线长度较短、各功能模块存取时间比较接近的情况。,一、同步定时,CPU读取,将数据存入,在异步定时协议中，后一事件出现在总线上的时刻取决于前一事件的出现，即建立在应答式或互锁机制基础上。在这种系统中，不需要统一的共公时钟信号。,二、异步定时,异步方式根据“请求”和“回答”信号的撤消是否互锁，有三种情况：(1)不互锁“请求”和“回答”信号都有一定的时间宽度，“请求”信号的结束和“回答”信号的结束不互锁。,(2)半互锁“请求”信号的撤消取决于接收到“回答”信号，而“回答”的撤消由从设备自己决定。,(3)全互锁“请求”信号的撤消取决于“回答”信号的来到，而“请求”信号的撤消又导致“回答”信号的撤消。全互锁方式给出了最高的灵活性和可靠性。,打印机异步时序,来自CPU,来自存储器,来自存储器,三、总线数据传送模式(只作了解，ppt72-74)当代的总线标准大都能支持以下四类模式的数据传送,读、写操作读操作是由从方到主方的数据传送；写操作是由主方到从方的数据传送。一般，主方先以一个总线周期发出命令和从方地址，经过一定的延时再开始数据传送总线周期。为了提高总线利用率，减少延时损失，主方完成寻址总线周期后可让出总线控制权，以使其他主方完成更紧迫的操作。然后再重新竞争总线，完成数据传送总线周期。,地址,等待,数据,地址,数据,时间,写操作,读操作,块传送操作只需给出块的起始地址，然后对固定块长度的数据一个接一个地读出或写入。对于CPU(主方)、存储器(从方)而言的块传送，常称为猝发式传送，其块长一般固定为数据线宽度(存储器字长)的4倍。应用于cache的填入或写回。,写后读、读-修改-写操作只给出地址一次，或进行先写后读操作，或进行先读后写操作。前者用于校验目的，后者用于多道程序系统中对共享存储资源的保护。这两种操作和猝发式操作一样，主方掌管总线直到整个操作完成。“写后读”用于校验目的。“读-修改-写”用于在多道程序系统中对共享存储资源的保护。,地址,数据,数据,数据,时间,块传送操作,广播、广集操作一般而言，数据传送只在一个主方和一个从方之间进行。但有的总线允许一个主方对多个从方进行写操作，这种操作称为广播。这种方式用于多处理器维护cache的一致性。与广播相反的操作称为广集，它将选定的多个从方数据在总线上完成AND或OR操作，用以检测多个中断源。,地址,等待,数据读,数据写,时间,读-修改-写操作,地址,数据写,等待,数据读,时间,写后读操作,第5节PCI总线*,一、多总线结构PCI是一个与处理器无关的高速外围总线，又是至关重要的层间总线。它采用同步时序协议和集中式仲裁策略，并具有自动配置能力。典型的PCI总线结构框图演示,(阅读，不考试，ppt75-86,详细内容在微机原理与接口技术),HOST总线该总线有CPU总线、系统总线、主存总线等多种名称，各自反映总线功能的一个方面。这里称“宿主”总线，也许更全面，因为HOST总线不仅连接主存，还可以连接多个CPU。PCI总线连接各种高速的PCI设备。PCI设备可以是主设备，也可以是从设备，或兼而有之。在PCI设备中不存在DMA的概念，这是因为PCI总线支持无限的猝发式传送。这样，传统总线上用DMA方式工作的设备移植到PCI总线上时，采用主设备工作方式即可。系统中允许有多条PCI总线，它们可以使用HOST桥与HOST总线相连，也可使用PCI/PCI桥与已和HOST总线相连的PCI总线相连，从而得以扩充整个系统的PCI总线负载能力。,LAGACY总线可以是ISA，EISA，MCA等这类性能较低的传统总线，以便充分利用市场上丰富的适配器卡，支持中、低速I/O设备。在PCI总线体系结构中有三种桥。桥连接两条总线，使彼此间相互通信。桥又是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。PCI总线的基本传输机制是猝发式传送，利用桥可以实现总线间的猝发式传送。写操作时，桥把上层总线的写周期先缓存起来，以后的时间再在下层总线上生成写周期，即延迟写。读操作时，桥可早于上层总线，直接在下层总线上进行预读。无论延迟写和预读，桥的作用可使所有的存取都按CPU的需要出现在总线上。由上可见，以桥连接实现的PCI总线结构具有很好的扩充性和兼容性，允许多条总线并行工作。它与处理器无关，不论HOST总线上是单CPU还是多CPU，也不论CPU是什么型号，只要有相应的HOST桥芯片(组)，就可与PCI总线相连。,表列出了PCI标准2.0版的必备类信号名称及其功能描述。总线周期类型由C/BE#线上的总线命令给出。总线周期长度由周期类型和FRAME#(帧)、IRDY#(主就绪)、IRDY#(目标就绪)、STOP#(停止)等信号控制。一个总线周期由一个地址期和一个或多个数据期组成。,二PCI总线信号,PCI总线周期由当前被授权的主设备发起。PCI支持任何主设备和从设备之间点到点的对等访问，也支持某些主设备的广播读写。PCI总线周期类型由主设备在C/BE30线上送出的4位总线命令代码指明，被目标设备译码确认，然后主从双方协调配合完成指定的总线周期操作。4位代码组合可指定16种总线命令，但实际给出12种。,PCI总线命令类型如右表,1总线周期类型,存储器读/写总线周期以猝发式传送为基本机制，一次猝发式传送总线周期通常由一个地址期和一个或几个数据周期组成。存储器读/写周期的解释，取决于PCI总线上的存储器控制器是否支持存储器/cache之间的PCI传输协议。如果支持，则存储器读/写一般是通过cache来进行；否则，是以数据块非缓存方式来传输。存储器写和使无效周期与存储器写周期的区别在于，前者不仅保证一个完整的cache行被写入，而且在总线上广播“无效”信息，命令其他cache中的同一行地址变为无效。,特殊周期用于主设备将其信息(如状态信息)广播到多个目标方。配置读/写周期是PCI具有自动配置能力的体现。PCI有三个相互独立的物理地址空间，即存储器、I/O、配置空间。双地址周期用于主方指示它正在使用64位地址。,2总线周期操作,下面以数据传送类的总线周期为代表，说明PCI总线周期的操作过程。一个读操作总线周期时序示例图中的环形箭头符号表示某信号线由一个设备驱