3 逻辑门电路.ppt

3逻辑门电路,3.1MOS逻辑门电路3.2TTL逻辑门电路*3.3射极耦合逻辑门电路*3.4砷化镓逻辑门电路3.5逻辑描述中的几个问题3.6逻辑门电路使用中的几个实际问题*3.7用VerilogHDL描述逻辑门电路,1、掌握半导体器件的开关特性。2、熟练掌握TTL和CMOS门的逻辑功能,特性参数。3、正确理解TTL和CMOS电路结构和工作原理及使用方法。4、了解正负逻辑问题和基本逻辑门电路的等效符号及其应用。5、一般了解其他逻辑电路。,教学基本要求：,3.1MOS逻辑门,3.1.1数字集成电路简介,3.1.2逻辑门的一般特性,3.1.3MOS开关及其等效电路,3.1.4CMOS反相器,3.1.5CMOS逻辑门电路,3.1.6CMOS漏极开路门和三态输出门电路,3.1.7CMOS传输门,3.1.8CMOS逻辑门电路的技术参数,逻辑门:实现基本逻辑运算和复合逻辑运算的单元电路。,逻辑门电路的分类,二极管门电路,三极管门电路,TTL门电路,MOS门电路,PMOS门,CMOS门,分立门电路,NMOS门,3.1.1数字集成电路简介,1.CMOS集成电路:广泛应用于超大规模、甚大规模集成电路,4000系列,74HC74HCT,74VHC74VHCT,速度慢与TTL不兼容抗干扰功耗低,74LVC74VAUC,速度加快与TTL兼容负载能力强抗干扰功耗低,速度两倍于74HC与TTL兼容负载能力强抗干扰功耗低,低(超低)电压速度更加快与TTL兼容负载能力强抗干扰功耗低,74系列,74LS系列,74AS系列,74ALS,2.TTL集成电路:广泛应用于中大规模集成电路,3.1.1数字集成电路简介,3.1.2逻辑电路的一般特性,1.输入和输出的高、低电平,输出高电平的下限值VOH(min),输入低电平的上限值VIL(max),输入高电平的下限值VIH(min),输出低电平的上限值VOL(max),VNH当前级门输出高电平的最小值时,允许负向噪声电压的最大值。,负载门输入高电平时的噪声容限：,VNL当前级门输出低电平的最大值时，允许正向噪声电压的最大值。,负载门输入低电平时的噪声容限：,2.噪声容限,VNH=VOH(min)VIH(min),VNL=VIL(max)VOL(max),在保证输出电平不变的条件下，输入电平允许波动的范围。它表示门电路的抗干扰能力。,3.传输延迟时间,传输延迟时间是表征门电路开关速度的参数，它说明门电路在输入脉冲波形的作用下，其输出波形相对于输入波形延迟了多长的时间。,CMOS电路传输延迟时间,由表可知，低电压和超低电压电路的工作速度要快得多。,4.功耗,静态功耗：指的是当电路没有状态转换时的功耗。,5.延时功耗积,是速度功耗综合性的指标，用符号DP表示，单位为J（焦耳）。,扇入数：取决于逻辑门的输入端的个数。,6.扇入与扇出数,动态功耗：指的是电路在输出状态转换时的功耗。对于TTL门电路来说，静态功耗是主要的。CMOS电路有动态功耗，其静态功耗非常低。,扇出数：是指其在正常工作情况下，所能带同类门电路的最大数目。,（a)带拉电流负载:负载电流从驱动门流向外电路,当负载门的个数增加时，总的拉电流将增加，会引起输出高电压的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。,高电平扇出数:,(b)带灌电流负载：负载电流从外电路流向驱动门,当负载门的个数增加时，总的灌电流IOL将增加，同时也将引起输出低电压VOL的升高。当输出为低电平，并且保证不超过输出低电平的上限值时，驱动门所能所能驱动同类门的个数。,扇出数NO为二者中的较小值。,各类数字集成电路主要性能参数的比较,场效应管（回顾）,N沟道增强型MOSFET,增强型：场效应管没有加偏置电压时，没有导电沟道。即当VGS=0时，没有导电沟道。,耗尽型：场效应管没有加偏置电压时，就有导电沟道存在，即当VGS=0时，存在导电沟道。,1.结构,剖面图,符号,2.工作原理,（a）vGS=0，没有导电沟道,（b）vGSVT，出现N沟道,（c）vGSVT，vDS较小时，iD迅速增大,（d）vGSVT，vDS较大出现夹断时，iD趋于饱和,3.V-I特性曲线,（a）输出特性,（b）转移特性,3.1.3MOS开关及其等效电路,：MOS管工作在可变电阻区，输出低电平,:MOS管截止，输出高电平,当IVT,MOS管相当于一个由vGS控制的无触点开关。,MOS管工作在可变电阻区，相当于开关“闭合”，输出为低电平。,MOS管截止，相当于开关“断开”输出为高电平。,当输入为低电平时：,当输入为高电平时：,MOS管的开关电路波形如右图所示。,3.1.4CMOS反相器,1.电路结构,如右图所示，由一只N沟道增强型MOS管TN和一只P沟道增强型MOS管TP组成，栅极连在一起作为输入端，漏极连在一起作为输出端。两管的开启电压分别为VTN和VTP，且,2.工作原理,vI,vGSN,vSGP,TN,TP,vO,0V,0V,10V,截止,导通,10V,10V,10V,0V,导通,截止,0V,VTN=2V,VTP=-2V,逻辑图,逻辑表达式,P沟道MOS管输出特性曲线坐标变换,输入高电平时的工作情况,输入低电平时的工作情况,作图分析：,3.电压传输特性和电流传输特性,VTN,电压传输特性,电流传输特性,3.CMOS反相器的工作速度,在由于电路具有互补对称的性质，它的开通时间与关闭时间是相等的。平均传输延迟时间约为：10ns。,带电容负载,(a)电路（b）负载电容充电,与非门,1.CMOS与非门,(a)电路结构,(b)工作原理,VTN=2V,VTP=-2V,N输入的与非门的电路结构?,输入端增加有什么问题?,3.1.5CMOS逻辑门,或非门,2.CMOS或非门,VTN=2V,VTP=-2V,N输入的或非门的电路结构?,输入端增加有什么问题?,4.输入、输出保护电路和缓冲电路,采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路具有相同的输入和输出特性。,（1）输入端保护电路:,(1)0vIVD,(2)vIVD+vDF,二极管导通电压：vDF,(3)vIVTN,TN导通,a、I=5V3V,TN导通，TP导通,C、I=3V3V,传输门组成的数据选择器,C=0,TG1导通,TG2断开L=X,TG2导通,TG1断开L=Y,C=1,3、传输门的应用,CMOS逻辑集成器件发展使它的技术参数从总体上来说已经达到或者超过TTL器件的水平。CMOS器件的功耗低、扇出数大，噪声容限大，静态功耗小，动态功耗随频率的增加而增加。,3.1.8CMOS逻辑门电路的技术参数,CMOS门电路各系列的性能比较,3.2TTL逻辑门电路,3.2.1BJT的开关特性,3.2.2基本BJT反相器的动态特性,3.2.3TTL反相器的基本电路,3.2.4TTL逻辑门电路,3.2.5集电极开路门和三态门,3.2.6BiMOS门电路,半导体BJT（回顾）,半导体三极管的结构示意图如图所示。它有两种类型:NPN型和PNP型。,BJT的结构,(a)NPN型管结构示意图(b)PNP型管结构示意图(c)NPN管的电路符号(d)PNP管的电路符号,(a)小功率管(b)小功率管(c)大功率管(d)中功率管,几种BJT的外形：,BJT的连接方式,共基极接法，基极作为公共电极，用CB表示；,共发射极接法，发射极作为公共电极，用CE表示；,共集电极接法，集电极作为公共电极，用CC表示。,BJT的V-I特性曲线,a.输入特性曲线,（以共射极放大电路为例）,iB=f(vBE)vCE=const,共射极连接,(1)当vCE=0V时，相当于发射结的正向伏安特性曲线。,(2)当vCE1V时，vCB=vCE-vBE0，集电结已进入反偏状态，开始收集电子，基区复合减少，同样的vBE下IB减小，特性曲线右移。,b.输出特性曲线,iC=f(vCE)iB=const,输出特性曲线的三个区域:,饱和区：iC明显受vCE控制的区域，该区域内，一般vCE0.7V(硅管)。此时，发射结正偏，集电结正偏或反偏电压很小。,截止区：iC接近零的区域，相当iB=0的曲线的下方。此时，vBE小于死区电压。,放大区：iC平行于vCE轴的区域，曲线基本平行等距。此时，发射结正偏，集电结反偏。,3.2.1BJT的开关特性,iB0，iC0，vOVCEVCC，c、e极之间近似于开路，输出高电平；,vI=VIL=0V时:,iBVCC/RC，iCVCC/RC，vOVCES0.2V，c、e极之间近似于短路，输出低电平。,vI=VIH=5V时:,1、BJT的开关作用:,iCICS,很小，约为数百欧，相当于开关闭合,可变,很大，约为数百千欧，相当于开关断开,c、e间等效内阻,VCES0.20.3V,VCEVCCiCRc,VCEOVCC,管压降,且不随iB增加而增加,iCiB,iC0,集电极电流,发射结和集电结均为正偏,发射结正偏，集电结反偏,发射结零偏或反偏，集电结反偏,偏置情况,工作特点,iB,iB0,条件,饱和,放大,截止,工作状态,NPN型BJT截止、放大、饱和三种工作状态的特点,0iB,2、BJT的开关时间,从截止到导通：开通时间ton(=td+tr)建立基区电荷时间,从导通到截止：关闭时间toff(=ts+tf)存储电荷消散时间,BJT饱和与截止两种状态的相互转换需要一定的时间才能完成。,问题：提高BJT开关速度的关键是什么？,加快基区电荷存入时间和存储电荷消散的时间。,3.2.2基本BJT反相器的动态性能,影响开关速度的另一个原因，若带电容负载，CL的充、放电过程均需经历一定的时间，必然会增加输出电压O波形的上升时间和下降时间，导致基本的BJT反相器的开关速度不高。,故需设计有较快开关速度的实用型TTL门电路。,如右图所示，其输出电压与输入电压相位相反，可作为基本的BJT反相器。但由于基区内电荷的存入和消散需要一定的时间，使开关速度受到限制。,输出级：由T3、D、T4和Rc4构成推拉式的输出级。用于提高开关速度和带负载能力。,中间级：由T2和电阻Rc2、Re2组成，从T2的集电结和发射极同时输出两个相位相反的信号，作为T3和T4输出级的驱动信号。,输入级,中间级,输出级,3.2.3TTL反相器的基本电路,1.电路组成,输入级：由T1和电阻Rb1组成。用于提高电路的开关速度。,2.TTL反相器的工作原理（逻辑关系、性能改善）,（1）当输入为低电平（I=VIL=0.2V）,T1的发射结导通，其基极电压vB1=VIL+VBE1=0.9V，该电压作用于T1的集电结和T2、T3的发射结上，所以T2、T3截止;由于T2截止，VCC通过RC2向T4提供基极电流，致使T4和D导通，电流流入负载。输出为高电平：,（2）当输入为高电平（I=VIH=3.6V）,T2、T3饱和导通。,T4和D截止。,输出为低电平：vO=vC3=VCES3=0.2V,T1:倒置的放大状态。,逻辑真值表,（3）采用输入级以提高工作速度,当TTL反相器I由3.6V变0.2V的瞬间,T2、T3管的状态变化滞后于T1管，仍处于导通状态。,T1管Je正偏、Jc反偏，T1工作在放大状态。,T1管射极电流（1+1）iB1很快地从T2的基区抽走多余的存储电荷,从而加速了输出由低电平到高电平的转换。,（4）采用推拉式输出级以提高开关速度和带负载能力,当O=0.2V时：,即输出为低电平时，T4截止，T3饱和导通，其饱和电流全部用来驱动负载。,a)带负载能力,当O=3.6V时：,即输出为高电平时，T3截止，T4组成的电压跟随器的输出电阻很小，输出高电平稳定，带负载能力也较强。,O由低到高电平跳变的瞬间，CL充电，其时间常数很小使输出波形上升沿陡直。而当O由高变低后，CL很快放电，输出波形的下降沿也很好。,输出端接负载电容CL时，,b)输出级对提高开关速度的作用,3.TTL反相器的传输特性,在AB段，vI0.4V时，T1饱和导通，T2和T3截止，而T4导通，输出高电平vO=3.6V。当vI增加至BC段，T2导通并工作在放大区，vO随着vI增加而下降。当vI继续增加至CD段，使T3导通并工作在放大区，vO迅速下降。当vI增加至D点时，T2和T3饱和，T4截止，输出低电平vO=0.2V。,如图所示，传输特性由4条线段AB、BC、CD和DE所组成。,1.TTL与非门电路,多发射极BJT,3.2.4TTL逻辑门电路,TTL与非门电路的工作原理,任一输入端为低电平时:,TTL与非门各级工作状态,当全部输入端为高电平时：,输出低电平,输出高电平,2.TTL或非门,若A、B中有一个为高电平:,若A、B均为低电平:,T2A和T2B均将截止，iB3=0，T3截止。T4和D饱和，输出为高电平。,T2A或T2B将饱和，导致iB30，iB3使T3饱和，T4截止，输出为低电平。,逻辑表达式,vOH,vOL,输出为低电平的逻辑门输出级的损坏,3.2.5集电极开路门和三态门电路,1.集电极开路门电路,a）集电极开路与非门电路,b）使用时的外电路连接,C）逻辑功能,OC门输出端连接实现线与,2.三态与非门(TSL),当EN=3.6V时,三态与非门真值表,当EN=0.2V时,特点:功耗低、速度快、驱动力强,3.2.6BiCMOS门电路,I为高电平:,MN、M1和T2导通，MP、M2和T1截止，输出O为低电平。,工作原理:,M1的导通,迅速拉走T1的基区存储电荷;M2截止,MN的输出电流全部作为T2管的驱动电流,M1、M2加快输出状态的转换,I为低电平:,MP、M2和T1导通，MN、M1和T2截止，输出O为高电平。,T2基区的存储电荷通过M2而消散。,M1、M2加快输出状态的转换电路的开关速度可得到改善。,M1截止，MP的输出电流全部作为T1的驱动电流。,3.2.7改进型TTL门电路抗饱和TTL电路,抗饱和TTL门电路是目前传输速度较高的一类TTL电路。这种电路采用肖特基势垒二极管SBD钳位方法来达到抗饱和的效果。一般称为SBDTTL电路简称STTL电路。,肖特基二极管是一种利用金属铝和硅半导体相接触形成的势垒二极管，其特点如下：1、它和PN结一样，同样具有单向导电性。导通电流的方向是从铝到硅。2、它的导通阈值电压较低，约为0.40.5V,比普通硅PN结约低0.2V。3、势垒二极管的导电机构是多数载流子，因而电荷存储效应很小。,如图是肖特基TTL与非门的典型电路。其中，除T4外，其余所有的BJT均采用SBD钳位，以达到明显的抗饱和效果。其次，基本电路中的所有电阻值这里几乎都减半。当然，电阻值的减小，必然引起门电路功耗的增加。,STTL门电路还有以下三点对基本TTL电路的性能作了改进：1）二极管D被由T4和T5所组成的复合管所代替。2）电路输入端增加的SBDDA和DB，用来减小由门电路之间的连线而引起的杂散信号。3）基本电路中的Re2（1K）为由T6与RC6、Rb6的组合电路所代替。,3.5.1正负逻辑问题,3.5逻辑描述中的几个问题,3.5.2基本逻辑门的等效符号及其应用,3.5.1正负逻辑问题,1.正负逻辑的规定,正逻辑,负逻辑,3.5逻辑描述中的几个问题,正逻辑体制:将高电平用逻辑1表示，低电平用逻辑0表示。,负逻辑体制:将高电平用逻辑0表示，低电平用逻辑1表示。,_与非门,采用正逻辑,_或非门,采用负逻辑,与非或非,2.正负逻辑等效变换,与或,非非,3.5.2基本逻辑门电路的等效符号及其应用,1、基本逻辑门电路的等效符号,与非门及其等效符号,系统输入信号中，有的是高电平有效，有的是低电平有效。,低电平有效，输入端加小圆圈；高电平有效，输入端不加小圆圈。,或非门及其等效符号,2、逻辑门等效符号的应用,利用逻辑门等效符号，可实现对逻辑电路进行变换，以简化电路，能减少实现电路的门的种类。,控制电路,3、逻辑门等效符号强调低电平有效,控制电路,如RE、AL都要求高电平有效，EN高电平有效，与门实现。,3.6逻辑门电路使用中的几个实际问题,3.6.1各种门电路之间的接口问题,3.6.2门电路带负载时的接口问题,1)驱动器件的输出电压必须处在负载器件所要求的输入电压范围，包括高、低电压值（属于电压兼容性的问题）；,在数字电路或系统的设计中，往往将TTL和CMOS两种器件混合使用，以满足工作速度或者功耗指标的要求。由于每种器件的电压和电流参数各不相同，因而在这两种器件连接时，要满足驱动器件和负载器件以下两个条件：,2)驱动器件必须对负载器件提供足够大的拉电流和灌电流（属于门电路的扇出数问题）。,3.6.1各种门电路之间的接口问题,负载器件所要求的输入电压,VOH(min)VIH(min),VOL(max)VIL(max),灌电流,IIL,IOL,拉电流,IIH,IOH,对负载器件提供足够大的拉电流和灌电流,驱动电路必须能为负载电路提供足够的驱动电流。,驱动电路负载电路,1、）VOH(min)VIH(min),2、）VOL(max)VIL(max),驱动电路必须能为负载电路提供合乎相应标准的高、低电平；,1、CMOS门驱动TTL门,VOH（min)=4.9VVOL(max)=0.1V,TTL门（74系列）：VIH(min)=2VVIL(max)=0.8V,IOH（max)=-0.51mA,IIH（max)=20A,VOH(min)VIH(min),VOL(max)VIL(max),带拉电流负载,输出、输入电压,带灌电流负载?,CMOS门(4000系列）：,IOL（max)=0.51mA,IIL（max)=-0.4mA，,例用一个74HC00与非门电路驱动一个74系列TTL反相器和六个74LS系列逻辑门电路。试验算此时的CMOS门电路是否过载？,VOH(min)VIH(min),VOL(max)VIL(max),总的输入电流IIL(total)=1.6mA+60.4mA=4mA,灌电流情况:,拉电流情况:,74HC00:IOH(max)=4mA74系列反相器:IIH(max)=0.04mA74LS门：IIH(max)=0.02mA,总的输入电流IIH(total)=0.04mA+60.02mA=0.16mA,74HC00:IOL(max)=4mA74系列反相器:IIL(max)=1.6mA74LS门：IIL(max)=0.4mA,驱动电路能为负载电路提供足够的驱动电流,2.TTL门驱动CMOS门(如74HC）,式2、3、4、都能满足，但式1VOH(min)VIH(min)不满足,（IO：TTL输出级T3截止管的漏电流）,1.用门电路直接驱动显示器件,3.6.2门电路带负载时的接口电路,门电路的输入为低电平，输出为高电平时，LED发光,当输入信号为高电平，输出为低电平时，LED发光,解：LED正常发光需要几mA的电流，并且导通时的压降VF为1.6V。根据附录A查得，当VCC=5V时，VOL=0.33V，IOL(max)=4mA，因此ID取值不能超过4mA。限流电阻的最小值为,例3.6.2试用74HC04六个CMOS反相器中的一个作为接口电路，使门电路的输入为高电平时，LED导通发光。,2.机电性负载接口,用各种数字电路来控制机电性系统的功能,而机电系统所需的工作电压和工作电流比较大。要使这些机电系统正常工作，必须扩大驱动电路的输出电流以提高带负载能力，而且必要时要实现电平转移。,如果负载所需的电流不特别大，可以将两个反相器并联作为驱动电路，并联后总的最大负载电流略小于单个门最大负载电流的两倍。,如果负载所需的电流比较大，则需要在数字电路的输出端与负载之间接入一个功率驱动器件。,3.6.3抗干扰措施,利用逻辑门电路作具体的设计时，还应当注意下列几个实际问题：,1、多余输入端的处理措施集成门电路在使用时，一般不让多余的输入端悬空，以防止引入干扰信号。对多余输入端的处理以不改变电路工作状态并且稳定可靠为原则。,CMOS电路的多余输入端绝对不能悬空，通常采取以下措施：,a.与其他输入端并联在一起。但此方法会影响开关速度，只适应于工作速度不高的电路。,b.将与非门的多余输入端接电源，或非门的多余输入端接地。,TTL电路的多余输入端的处理方法，通常采取以下措施：,a.与非门的多余输入端通过（13k）电阻接电源，或非门的多余输入端接地。,b.与其他输入端并接在一起使用。,c.多余输入端悬空，但此方法容易引入干扰信号，实际中通常不采用。,电源的非理想，即有一定的内电阻，当数字电路运行产生较大的脉冲电流或尖峰电流时，各逻辑电路将通过内阻产生相互影响，甚至使逻辑功能发生错乱。