《数字电路》PPT课件

第十章数字电子电路,第一节数字电路基础,第二节逻辑代数基础,第三节集成逻辑门电路,第四节组合逻辑电路的分析和设计,第五节组合逻辑器件,第六节触发器,第七节常用逻辑功能器件,第八节数字电路应用设计举例,在电子技术中，被传递、加工和处理的信号可以分为两大类：,1.模拟信号,信号的大小是随时间连续变化的。,处理模拟信号的电路称为模拟电路。如整流电路、放大电路等，注重研究的是输入和输出信号间的大小及相位关系。,在模拟电路中，晶体管三极管通常工作在放大区。,2.数字信号信号在时间上和数值上均是离散的，只有低电平和高电平二个状态。,处理数字信号的电路称为数字电路。实用中，计算机键盘的输入信号就是典型的数字信号。数字电路注重研究的是二值信息输入和输出间的逻辑关系。,在数字电路中，晶体管三极管通常工作在饱和区或截止区。,第一节数字电路基础,一、数字电路的基础知识,(一)数字信号,数字信号（又称为脉冲信号）：是指该信号无论从时间上还是从幅值上看其变化都是不连续的。,(二)脉冲波形的参数,脉冲幅度Uq：脉冲从起始值到峰值之间的变化幅度；脉冲前沿时间tr：脉冲从低电平变到高电平所需要的时间；脉冲后沿时间tf：脉冲从高电平变到低电平所需要的时间；脉冲宽度tw：脉冲半高处的宽度；脉冲周期T：周期性脉冲相邻两个上升沿的脉冲幅度的10%两点之间的时间间隔。脉冲频率f:单位时间的脉冲数脉冲宽度D：脉冲周期与宽度之比D=T/tw占空比q：脉冲宽度的倒数q=1/D,0.9Uq,Uq,0.1Uq,tw,tf,tr,(三)数字电路及特点,（1）在数字电路中一般都采用二进制；（2）抗干扰能力强、精度高；（3）数字信号便于长期存储；（4）保密性好；（5）通用性强。,数字电路的分类,数字电路的种类很多，常用的一般按下列几种方法来分类：按电路有无集成元器件来分，可分为分立元件数字电路和集成数字电路。按集成电路的集成度进行分类，可分为小规模集成数字电路(SSI)、中规模集成数字电路(MSI)、大规模集成数字电路(LSI)和超大规模集成数字电路(VLSI)。按构成电路的半导体器件来分类，可分为双极型数字电路和单极型数字电路。按电路中元器件有无记忆功能可分为组合逻辑电路和时序逻辑电路。,二、常用数制及相互转换,1二进制数,例如：,2十六进制数,例如：,3几种常用进制数之间的转换,（1）二-十进制转换,（2）十-二进制转换,将十进制数27.625转换为二进制数,整数部分,转换时其整数部分和小数部分应分别进行。,小数部分,小数部分乘2取整，步骤如下：,(3)二-十六进制转换,由于4位二进制数一共有16个状态，而且它的进位输出也是逢十六进一。因此在转换时，整数部分从小数点开始往左、小数部分从小数点开始向右，依次把每4位二进数为一组，每组用一个十六进制数表示。不足4位的，整数部分左边补零，小数部分右边补零。,最后得:,例如：,三、二进制编码,18421BCD码是一种有权代码，权值是8、4、2、1，用BCD码可以将十进制的每一位转换成二进制。,编码是把符号、文字、逻辑关系等信息用数字表示的过程。,但BCD码是,22421码,3余3码,4格雷码,是一种有权代码，权值分别为2、4、2、1，并且编码方案不是唯一的。例如：5的2421码为0101或0101。,每一个余3码所表示的二进制数比它所对应的十进制数多3，即余3码是由8421码加3产生的。例如：,是一种无权码、循环码。,四、二进制数的原码、反码和补码,1.原码,在用十进制数表示数值时不但有数的大小之分还有数的正负之分。最高位的“0”表示正数，最高位的“1”表示负数。如00011转换成十进制数为3，而10011则转换为3。使用这种方式表示的二进制数码称为带符号数，如果带符号数没有经过变化称为原码。,例如,2反码,正数的反码等于原码，负数的反码等于除了符号位外各位取反。,例如：,3补码,(1)补码最高为符号位，正数为“0”，负数为“1”。(2)正码的补码与它的原码相同。(3)负数的补码是将原码（除符号位外）逐位求反后在最低位加1得到。例如：01101的补码为01101，而11011的补码为10101。,日常生活中我们会遇到很多结果完全对立而又相互依存的事件，如开关的通断、电位的高低、信号的有无、工作和休息等，显然这些都可以表示为二值变量的“逻辑”关系。,事件发生的条件与结果之间应遵循的规律称为逻辑。一般来讲，事件的发生条件与产生的结果均为有限个状态，每一个和结果有关的条件都有满足或不满足的可能，在逻辑中可以用“1”或“0”表示。显然，逻辑关系中的1和0并不是体现的数值大小，而是体现的某种逻辑状态。,第二节逻辑代数基础,数字电路中用到的主要元件是开关元件，如二极管、双极型三极管和单极型MOS管等。,3V,0V,3V,0V,导通,截止,相当于开关闭合,相当于开关断开,二极管的开关作用,二极管正向导通时，管子对电流呈现的电阻近似为零，可视为接通的电子开关；,二极管反向阻断时，管子对电流呈现的电阻近似无穷大，又可看作是断开的电子开关。,三极管的开关作用,3V,0V,uO0,uOUCC,3V,0V,饱和,截止,相当于开关闭合,相当于开关断开,数字电路正是利用了二极管、三极管和MOS管的上述开关特性进行工作，从而实现了各种逻辑关系。显然，由这些晶体管子构成的开关元件上只有通、断两种状态，若把“通”态用数字“1”表示，把“断”态用数字“0”表示时，则这些开关元件仅有“0”和“1”两种取值，这种二值变量也称为逻辑变量，因此，由开关元件构成的数字电路又称之为逻辑电路。,1.晶体管用于模拟电路时工作在哪个区？若用于数字电路时，又工作于什么区？,2.为什么在晶体管用于数字电路时可等效为一个电子开关？,晶体管用于数字电路时，工作在饱和区或截止区；用于模拟电路时，应工作在放大区。,根据晶体管的开关特性，工作在饱和区时，其间电阻相当为零，可视为电子开关被接通；工作在截止区时，其间电阻无穷大，可视为电子开关被断开。,学习与讨论,逻辑函数的表达式通常为：,逻辑函数具有以下特点：（1）逻辑函数与自变量的关系是由有限个基本逻辑运算（与、或、非）决定。（2）自变量和函数的值都只能取0或1。门电路：用来实现逻辑运算的单元电路。正逻辑：用1表示高电平，用0表示低电平。负逻辑：用0表示高电平，用1表示低电平。本教材不加特殊说明均采用正逻辑。,描述逻辑关系的数字工具是逻辑代数，它又称为布尔代数.或是二值代数。,一、基本逻辑运算、逻辑门,1“与”逻辑关系和与门逻辑关系表达式,“与”运算电路图,“与”运算的真值表：,基本逻辑运算有与（and）、或（or）、非（not），与此相对应有三种基本逻辑门：与门、或门、非门。,A,B,Y,A,B,Y,0,0,1,00=001=010=011=1,由真值表可以得出“与”运算电路的运算规则：,二极管构成的与门电路及逻辑符号：,Ucc(12V),R,VD1,A,B,Y,VD2,逻辑符号：,&,A,B,Y,2“或”逻辑关系和或门逻辑关系表达式,“或”运算电路图,“或”运算电路真值表：,A,B,Y,0,1,1,0+0=00+1=11+0=11+1=1,由真值表可以得出“或”运算电路的运算规则：,二极管构成的“或”门电路及逻辑符号：,R,VD1,A,B,Y,VD2,逻辑符号：,A,B,Y,1,3“非”逻辑关系和非门逻辑关系表达式,“非”运算电路图,“非”运算电路真值表：,Y,U,A,+,-,R,由真值表可以得出“非”运算电路的运算规则：,三极管构成的“非”门电路及“非”门逻辑符号：,UCC,-UBB,A,RA,RB,RC,Y,T,4基本逻辑关系的扩展,（1）与非运算,（2）或非运算,（3）与或非运算,（4）异或运算,常用逻辑符号如下：,Y,&,A,B,“与非”门,=1,A,B,Y,“异或”门,A,B,Y,1,“或非”门,Y,&,A,B,&,C,D,1,“与或非”门,二、逻辑代数基本运算规则和重要定则,（一）基本运算规则,10、1律,（1）（2）（3）（4）,2.重叠律（5）（6）,3互补律（7）（8）,4还原律（9）,5交换律（10）（11）,6结合律（12）（13）,7分配律（14）（15）,证明：,8吸收律（16）,证明：,（17）（18）(19),9.反演律(摩根定律)（22）,(20)(21),(23),（24）（25）（26）,在对复杂的逻辑式进行运算时，仍需遵守与普通代数一样的运算优先顺序，即先算括号里的内容，其次算乘法，最后算加法。,（二）重要规则,1代入规则对逻辑等式中的任意变量A，若将所有出现A的位置都代之以同一个逻辑函数，则等式仍然成立。,10.其它常用公式,例如：若A(B+C)=AB+ACCC+D则AB+(C+D)=AB+A(C+D),2反演规则,对于任何一个逻辑函数F，若将F表达式中所有的“”和“+”互换，“0”和“1”互换，原变量和反变量互换，并保持运算优先顺序不变，则可得到F的反函数。例如：,三、逻辑函数的表示方法及相互转换,（一）逻辑函数的表示方法,1逻辑电路图,3.对偶规则,对于任何一个逻辑函数，若将表达式中所有的“”和“+”互换，“0”和“1”互换，并保持运算优先顺序不变，则所得到新的函数称为函数的对偶函数。例如：,2逻辑表达式,用与、或、非等运算来表达逻辑函数的表达式。例如上面的逻辑电路图就可用逻辑表达式表示为,一个逻辑函数可以有多种不同的表达式。如果按照表达式中乘积项的特点，以及各个乘积项之间的关系进行分类，则大致可分成下列五种：与或表达式、或与表达式、与非-与非表达式、或非-或非表达式、与或非表达式等五种。逻辑函数常用标准与或式来表示，下面介绍最小项的概念。,若由n个变量组成的与项中，每个变量均以原变量或反变量的形式出现且仅出现一次，则称该“与项”为n个变量的最小项。n个变量就有2n个最小项。例如：设A，B，C是三个逻辑变量，其最小项为,特点:a.每项都含有三个输入变量,每个变量是它的一个因子；b.每项中每个因子以原变量或反变量的形式出现一次。,（2）真值表法：将在真值表中，输出为1所对应的最小项相加，即为标准“与或”式。,例:写出的最小项逻辑式。,（1）配项法：将函数表示成为一般的“与或”式，利用配项的方法将表达式中所有不是最小项的“与”项扩展成为最小项。,解：,3.真值表,将逻辑变量所有各种可能取值的组合与其一一对应的逻辑函数值之间的关系,用表格形式表示出来，叫做逻辑函数的真值表，又称为逻辑状态表。,4卡诺图,卡诺图可以说是真值表的一种方块图表达形式，只不过是变量取值必须按照循环码的顺序排列而已，与真值表有着严格的一一对应关系，也叫做真值方格图。用卡诺图表示逻辑函数需要以下步骤：（1）将逻辑函数表达式变换成最小项之和的形式；（2）画出逻辑变量的卡诺图；（3）在卡诺图上，与逻辑函数中最小项相对应的位置上填入1，其余填入0或不填。,B,A,0,1,0,1,二变量,BC,A,00,1,0,01,11,10,三变量,AB,00,01,11,10,CD,00,01,11,10,四变量,二进制数对应的十进制数编号,A,BC,00,1,0,01,11,10,1,1,1,1,将输出变量为“1”的填入对应的小方格,为“0”的可不填。,试把下列逻辑函数式表示在卡诺图中：,用卡诺图表示逻辑函数，关键在于正确找出函数式中所包含的全部最小项，并用1标在卡诺图对应的方格中。,（二）各种表示方法之间的转换,逻辑函数的几种表示方法在本质上是相通的，可以以相互转换。其中重点要掌握的是真值表与逻辑表达式以及逻辑图之间的相互转换。1.真值表到逻辑图的转换由真值表到逻辑图的转换，一般有以下几个步骤：（1）根据真值表挑出真值表中逻辑函数值为1的变量，若输入变量为1，则写成原变量，若输入变量为0，则写成反变量。再把每个组合中各个变量相“与”，得到一个“与”项。再将各与项相“或”，就得到相应的逻辑表达式。,2.由逻辑图到真值表的转换由逻辑图到真值表的转换，其基本步骤归纳如下：（1）从输入到输出或从输出到输入，用逐级推导的方法，写出输出变量（函数）的逻辑表达式；（2）对逻辑表达式进行化简，求出函数的最简与或式；（3）将变量各种可能取值代入逻辑表达式中进行运算，得出逻辑函数值，列出相应的真值表。,（2）对逻辑表达式进行化简（化简的方法将在随后作详细介绍）。根据逻辑表达式用“非门”、“与门”、“或门”实现相应的逻辑运算，并画出逻辑图。,四、逻辑函数的化简,通常我们采用代数法或卡诺图将逻辑函数化简为最简与或式（若函数式中包含的乘积项已经最少，而且每个乘积项里的因子也不能再减少时，则称此函数式为最简与或式）。（一）代数化简法代数（公式）化简法就是在与或表达式的基础上，反复使用逻辑代数的基本公式和常用公式消去多余的乘积项和每个乘积项中多余的因子，求出函数的最简与或式。现将常用的方法归纳如下：,1并项法,利用，将二项合并成一项，消去一个变量。,2吸收法利用A+AB=A消去多余的项，A和B也可以是任何一个复杂的逻辑式。,3消去法,利用消去多余的项，A和B也可以是任何一个复杂的逻辑式。,4配项法,利用作配项用，达到化简的目的。,利用或作配项用，达到化简的目的。,吸收,吸收,吸收,吸收,综合应用举例,=B+CD,用代数法化简下列逻辑函数式：,AC,A,5.F=(A+B)(A+C),A+BC,（二）卡诺图化简法,用卡诺图化简逻辑函数的步骤：（1）将逻辑函数化为最小项之和的形式；（2）画出表示该逻辑函数的卡诺图；（3）找出可以合并的最小项矩形组，画卡诺图。画卡诺图要遵守的原则：（1）卡诺圈的数量应尽可能少；（2）卡诺圈应尽可能大；（3）每个有1的方格至少被一个卡诺圈包围，也可以被多个卡诺圈包围；（4）圈的形状只能是长方形或正方形，不能是其它形状；（5）画圈的次序是先画最大的卡诺圈，再画小的卡诺圈；（6）一个包围方格的卡诺图，可以消去个变量。,A,BC,00,1,0,01,11,10,1,1,1,1,例:,试用卡诺图表示并化简。,解：,(a)将取值为“1”的相邻小方格圈成圈，,(b)所圈取值为“1”的相邻小方格的个数应为2n，(n=0,1,2),三个圈最小项分别为：,合并最小项,写出简化逻辑式,00,A,BC,1,0,01,11,10,1,1,1,1,解：,写出简化逻辑式,多余,AB,00,01,11,10,CD,00,01,11,10,1,1,1,1,例应用卡诺图化简逻辑函数,(1),(2),试用卡诺图化简下列逻辑函数。,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,为0的最小项可以不标示在卡诺图中！,分立元件构成的门电路，不但元件多体积大，而且连线和焊点也太多，因而造成电路的可靠性较差。随着电子技术的飞速发展及集成工艺的规模化生产，目前分立元件门电路已经被集成门电路所替代。,采用半导体制作工艺，在一块较小的单晶硅片上制作上许多晶体管及电阻器、电容器等元器件，并按照多层布线或遂道布线的方法将元器件组合成完整的电子电路，这种特殊的工艺称为集成。集成门电路与分立元件的门电路相比，不但体积小、重量轻、功耗小、速度快、可靠性高、而且成本较低、价格便宜，十分方便于安装和调试。,第三节集成逻辑门电路,TTL（Transistor-TransistorLogicInte-gratedCircuit）门电路是双极型集成电路，与分立元件相比，具有速度快、可靠性高和微型化等优点，目前分立元件电路已被集成电路替代。下面介绍集成“与非”门电路的工作原理、特性和参数。,按导电类型和开关元件的不同，集成门电路可分为双极型集成逻辑门和单极型集成逻辑门两大类。,一、TTL门电路,多发射极三极管,1输入端全为1的情况,E结反偏,钳位2.1V,负载电流（灌电流）,1V,VT2、VT5饱和导通,截止,VT5,L,Re2,Re5,A,B,C,Rc4,Rc2,Rb1,VT3,VT4,VT2,+5V,VT1,2输入端不全为1的情况,VT5,L,Re2,Re5,A,B,C,Rc4,Rc2,Rb1,VT3,VT4,VT2,+5V,VT1,负载电流（拉电流）,输入有低“0”输出为高“1”,5V,VT2、VT5截止,1V,E结正偏,（二）外引线排列图和逻辑符号,每一片集成电路内的各个逻辑门互相独立，但共用一根电源线和地线。,通过上面的分析可知，TTL门电路具有“与非”的逻辑功能，即：,（三）主要参数,1电压传输特性,1）AB段(截止区)2）BC段(线性区)3)CD段(转折区)4）DE段(饱和区),0.3,UoFF,UT,UoN,2.7,UoH,Ui(V),UO(V),A,B,2扇入系数和扇出系数,扇入系数是指门的输入端数。扇出系数是指一个门能驱动同类型门的个数。,3平均延迟时间tpd,通常将输出电压由高电平跳变为低电平的传输延迟时间称为导通延迟时间tPHL，将输出电压由低电平跳变为高电平的传输延迟时间称为截止延迟时间tPLH。tpd为tPLH和tPHL的平均值称为平均延迟时间。计算公式如下：,50%Um,50%Um,tPHL,tPLH,Ui,UO,Um,二、三态与非门,三态与非门是在三输入与非门的基础上加入控制部分组成。除了具有逻辑0和逻辑1两个状态外，还具有高阻输出的第三状态。高阻态时输出端相当于悬空。,控制端,D,E,“1”,截止,控制端,D,E,当控制端为低电平“0”时，输出F处于开路状态，也称为高阻状态。,“0”,三态门的逻辑符号,0高阻,0011,0111,1011,1110,表示任意态,应用举例,可实现用一条总线分时传送几个不同的数据信号或控制信号。,A1B1,第四节组合逻辑电路的分析和设计,一组合逻辑电路的分析,（1）根据逻辑电路图写出逻辑表达式。（2）对逻辑表达式进行化简。（3）根据化简以后的逻辑表达式列出真值表。（4）分析该电路所具有的逻辑功能，并对电路进行评价或改进。,按照逻辑功能不同的特点，数字电路可分为组合逻辑电路和时序逻辑电路二大类。,下面举例来说明组合逻辑电路的分析方法。例已知逻辑电路如图所示，分析其功能。,解：(1)写出逻辑表达式,Y=Y2Y3,=AABBAB,.,.,.,(2)应用逻辑代数化简,反演律,反演律,(3)列逻辑状态表,(4)分析逻辑功能输入相同输出为“0”，输入相异输出为“1”，称为“异或”逻辑关系。这种电路称“异或”门。,二、组合逻辑电路的设计,组合逻辑电路设计步骤：（1）根据电路逻辑功能要求列出真值表。（2）根据真值表写出该电路的逻辑表达式。（3）化简并画出逻辑图。,例某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。G1的容量是G2的两倍。如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和G2均需运行。试画出控制G1和G2运行的逻辑图。,(1)根据逻辑要求列状态表,首先假设逻辑变量、逻辑函数取“0”、“1”的含义。,设：A、B、C分别表示三个车间的开工状态：开工为“1”，不开工为“0”；G1和G2运行为“1”，不运行为“0”。,(1)根据逻辑要求列状态表,逻辑要求：如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和G2均需运行。,开工,“1”,不开工,“0”,运行,“1”,不运行,“0”,(2)由状态表写出逻辑式,(3)化简逻辑式可得：,或由卡图诺可得相同结果,A,BC,00,1,0,01,11,10,1,1,1,1,由逻辑表达式画出卡诺图，由卡图诺可知，该函数不可化简。,A,BC,00,1,0,01,11,10,1,1,1,1,(4)用“与非”门构成逻辑电路,(5)画出逻辑图,第五节组合逻辑器件,一、编码器,（1）设计8-3线编码器,1）确定编码的位数：设8个输入端为八种状态，与之对应的输出为、（），所以编码的位数为3。,在组合逻辑电路中，部分常用电路经常被制成集成芯片，称为组合逻辑器件。常用的组合逻辑器件有：编码器、译码器、数据选择器等。,在数字系统中,经常需要赋予选定的一系列二进制代码以固定的含义，这个过程称为编码。,2）列功能表：,001,011,101,000,010,100,110,111,输入,输出,Y3Y2Y1,3）写出逻辑表达式：,Y3=I4+I5+I6+I7,Y2=I2+I3+I6+I7,Y1=I1+I3+I5+I7,=I1+I3+I5+I7,+,4）画出逻辑图：,1,0,0,0,0,0,0,0,I7,I6,I5,I4,I3,I1,I2,&,&,&,1,1,1,1,1,1,1,Y3,Y2,Y1,I0,0,（2）设计二-十进制编码器二十进制编码器就是将对应于十进制的十个代码编制成二进制代码(BCD码)。,1）确定编码的位数：由于十个输入端对应十种状态，而10，所以编码的位数为4。,例如将十进制数09编成二进制代码的电路,表示十进制数,4位,10个,编码器,高低电平信号,二进制代码,2）列功能表：,列编码表：四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示09十个数码，最常用的是8421码。,0,0,0,二十进制编码器功能表,3）写出逻辑表达式：,4）画出逻辑图：,1,&,&,&,1,1,1,1,1,1,Y3,Y2,Y1,Y0,二、译码器和显示电路,译码是编码的逆过程，是将某二进制编码翻译成对应的信号或十进制数码。1二进制译码器,将n个输入的不同组合译成2n种电路状态。也叫线译码器。,最常用的型号是74LS138。其逻辑符号如图所示。其中S1、S2、S3是三个使能端，只有S1=1，S2=0，S3=0时，译码器才能工作。,Y3,Y2,Y1,Y0,A1,A0,Y6,Y7,Y5,Y4,741LS38,A2,S3,S2,S1,+5V,（1）功能表,输入,Y0Y1Y2Y3Y4Y5Y6Y7,00001111111,00110111111,01011011111,01111101111,10011110111,10111111011,11011111101,11111111110,输出,A0,A1,A2,（2）逻辑表达式当译码器正常工作时，有：,（3）逻辑图,1,1,1,&,&,&,&,&,&,&,&,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,011,1,0,0,0,0,0,0,0,A0,A0,A0,A1,A1,A1,A2,A2,A2,&,S3,S2,S1,2显示电路,在各种数字系统中，经常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。最常用的是七段显示器，这是一种发光二极管器件，分共阴极和共阳极二种。,g,f,e,d,c,b,a,共阴极接法,在数字系统中，两个数的加法运算时常用的，加法器包括两种类形：半加器和全加器。,三、加法器,1半加器半加运算是指只进行本位两个数的相加。A、B是两个加数，S本位和；C进位数。,半加器的真值表,半加器的逻辑图,半加器的逻辑符号,半加器的逻辑表达式,ABSC,0000,0110,1010,1101,&,=1,A,B,S,C,2全加器,全加器真值表,全加运算不仅进行本位两个数的相加，还要加上低位来的进位。A、B是两个加数，S本位和；C进位数。,由真值表可以得出全加器的逻辑表达式为：,逻辑符号,思考题,第六节触发器,在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关（也就是电路有“记忆”功能）的电路，叫做时序逻辑电路，简称时序电路。触发器是组成时序逻辑电路的基本单元。它具有记忆功能，一个触发器能够存储一位二值信息。触发器有两个互补的输出端，分别记作和。它有两种稳定状态：0态（），或1态()。在任一时刻，触发器只处于一种稳定状态，只有接到信号，才由一种稳定状态翻转到另一稳定状态。根据逻辑功能的不同，触发器可以分为RS触发器、JK触发器、D触发器、T和T触发器。,1基本RS触发器,基本RS触发器是直接复位置位触发器的简称。它由与非门构成。,一、RS触发器,&,Q,Q,&,SD,RD,Q,Q,SD,RD,SR,逻辑图,逻辑符号,正常情况下，两个输出端子应保持互非状态。,字母上面横杠表示低电平有效,基本RS触发器的工作原理,0,1,1,1,1,0,有0出1,全1出0,0,触发器状态由1变为0，置0功能！,触发器状态不变，仍为置0功能！,基本RS触发器的工作原理,1,0,0,0,1,1,有0出1,全1出0,1,触发器状态由0变为1，置1功能！,触发器状态不变，仍为置1功能！,基本RS触发器的工作原理,1,1,0,1,0,0,全1出0,有0出1,1,触发器状态不变，保持功能！,触发器状态不变，保持功能！,归纳：当基本RS触发器的两输入端状态相同均为1时，都处无效状态。输出不会发生改变，继续保持原来的状态。因此在两个输入端同时为高电平时触发器起保持功能。,1,1,1,全1出0,0,0,有0出1,基本RS触发器的工作原理,0,0,0,1,1,有0出1,触发器的两个互非输出端出现相同的逻辑混乱情况，显然这是触发器正常工作条件下不允许发生的，因此必须加以防范。,归纳：当基本RS触发器的两输入状态相同均为0时，都处有效状态，此时互非输出无法正确选择指令而发生逻辑混乱。我们把两输入同时为0的状态称为禁止态，电路正常工作时不允许此情况发生。,有0出1,特征方程,约束条件,SD,RD,00不定,010,101,11保持,功能表,触发器的两个稳定状态：,输出端Q=1时，触发器为1态；输出端Q=0时，触发器处0态。,由于基本RS触发器不允许输入同时为低电平，所以加一约束条件。,即禁止态,功能表以表格的形式反映了触发器从现态Qn向次态Qn+1转移的规律。这种方法很适合在时序逻辑电路的分析中使用。,时序波形图,反映触发器输入信号取值和状态之间对应关系的线段图形称为时序波形图。,置0,置1,置1,禁止,保持,置1,置1,不定,在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。常用的集成RS触发器芯片有74LS279和CC4044等。下图为它们的管脚排列图：,具有时钟脉冲控制端的RS触发器称为钟控RS触发器，也称同步RS触发器。钟控RS触发器的状态变化不仅取决于输入信号的变化，还受时钟脉冲CP的控制。,2.钟控RS触发器,(1)钟控RS触发器的结构组成及工作原理,门1和门2构成基本的RS触发器,直接置“0”端,直接置“1”端,门3和门4构成RS引导触发器,R,S,置“0”输入端高电平有效,置“1”输入端高电平有效,CP,Q,CP端子称为时钟脉冲控制端。CP=0时无论RS何态，触发器均保持原态；CP=1时触发器输出状态由R和S状态决定。,钟控RS触发器的工作原理,CP,当时钟脉冲CP=0时的情况：,0,0,1,门3和门4因CP=0而有0出1,1,1,1,1,0,门1有0出1,1,0,1,门2全1出0,触发器状态不变，保持功能！,钟控RS触发器的工作原理,当时钟脉冲CP=0时的情况：,1,0,1,0,门3和门4仍因CP=0而有0出1,1,1,1,1,门1全1出0,0,1,0,门2有0出1,触发器状态不变，保持功能！,归纳：当钟控RS触发器的时钟脉冲控制端状态为低电平“0”时，无论两输入状态或输出现态如何，触发器均保持原来的状态不变！换句话说：在CP=0期间钟控RS触发器不能被触发，因此状态无法改变，为保持功能。,1,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,1,0,1,0,此时门3有0出1,1,1,1,0,门1全1出0,0,1,触发器状态不变，置1功能！,1,0,1,门4全1出0,1)当输入R=0，S=1时,门2有0出1,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,0,1,0,1,此时门3有0出1,1,1,1,0,门1全1出0,0,1,门2有0出1,触发器状态由0翻转为1，置1功能！,归纳：当时钟脉冲控制端状态为高电平“1”时，电路被触发，输出次态随着两输入状态及输出现态发生改变。此时只要输入R=0、S=1，无论输出现态如何，钟控RS触发器均为置1功能。为此把S称为置1端，高电平有效。,1,0,1,门4全1出0,1)当输入R=0，S=1时,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,1,0,1,0,此时门4有0出1,1,1,0,1,门2全1出0,1,0,触发器状态由1改变为0，置0功能！,1,1,0,门3全1出0,2)当输入R=1，S=0时,门1有0出1,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况：,归纳：当时钟脉冲控制端状态为高电平“1”时，电路被触发，输出次态随着两输入状态及输出现态发生改变。此时只要输入R=1、S=0，无论输出现态如何，钟控RS触发器均为置0功能。为此把R称为置0端，高电平有效。,CP,1,0,1,0,1,此时门4有0出1,1,1,0,1,门2全1出0,1,0,触发器状态不变，仍为置0功能！,1,1,0,门3全1出0,2)当输入R=1，S=0时,门1有0出1,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,1,0,1,0,此时门4有0出1,1,1,1,1,门2有0出1,0,1,触发器状态不变，保持功能！,0,0,0,门3也是有0出1,3)当输入R=0，S=0时,门1全1出0,1,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,0,1,0,1,此时门4有0出1,1,1,1,1,门2全1出0,1,0,触发器状态不变，保持功能！,1,0,0,门3也是有0出1,3)当输入R=0，S=0时,门1有0出1,0,归纳：当时钟脉冲控制端状态为“1”时，电路被触发。但是，当R和S均等于0为无效态时，则无论输出现态如何，输出次态均不发生改变，此时称触发器为保持功能。,钟控RS触发器的工作原理,时钟脉冲CP=1时的情况：,CP,1,1,0,1,0,此时门4全1出0,1,1,0,0,门2有0出1,1,1,本该互非的两个输出端状态相同，出现了逻辑混乱，这显然在正常工作中视为禁止态！,1,1,门3也是全1出0,3)当输入R=1，S=1时,门1也有0出1,归纳：钟控RS触发器输入状态均为1时，都处有效状态，此时互非输出无法正确选择指令而发生逻辑混乱。我们把两输入同时为1的状态称为禁止态。,100保持,CPS,R,1011,1100,111不定,1010,0保持,钟控RS触发器功能表,特征方程,约束条件,0011,S,R,0101,0111,1000,110,0000,111,改写后钟控RS触发器功能表,Q,0,1,根据改写后钟控RS触发器功能表画出的时序图。,反映触发器输入信号取值和状态之间对应关系的线段图形称为时序波形图，简称时序图。,二、JK触发器,CP,C1,J,K,1R,1S,C1,S,Q,SM,RM,1,&,&,RS,SS,P,CP,主从JK触发器由二个钟控RS触发器串联而成，下面的为主触发器，上面的为从触发器。为简便起见，主从JK触发器的置0端和置1端没有画出。,当CP=1时，J、K的状态传送到主触发器，由于从触发器的钟控端为低电平，从触发器状态保持不变。当CP由1变为0时，因CP=0，J、K状态不能进入主触发器，而由于从触发器的钟控端由0变为1，从而将主触发器的输出状态输进从触发器，其从触发器的状态等于主触发器的输出状态。主从JK触发器的状态翻转是发生在时钟脉冲的下跳沿，这种方式称为下降沿触发。,由功能表可以得出JK触发器的逻辑表达式为：,逻辑符号,CP,J,K,Q,JK,00,01,10,11,JK触发器状态表,01,01,01,01,功能,置1,00,11,10,置0,保持,01,保持,置1,置0,翻转,保持,JK触发器时序波形图,归纳JK触发器的特点：边沿触发，即CP边沿到来时触发。具有置0、置1、保持、翻转四种功能，能够有效地抑制空翻现象。使用方便灵活，抗干扰能力极强，工作速度很高。,实际应用中大多采用集成JK触发器。常用的集成芯片型号有下降沿触发的双JK触发器74LS112、上升沿触发的双JK触发器CC4027和共用置1、清0端的74LS276四JK触发器等。74LS112双JK触发器每片芯片包含两个具有复位、置位端的下降沿触发的JK触发器，通常用于缓冲触发器、计数器和移位寄存器电路中。下图所示为其管脚排列图：,常用集成JK触发器,芯片型号中含有74表示TTL集成芯片；含有CC或CD表示CMOS集成芯片。,三、D触发器,维持阻塞型D触发器的逻辑电路图如下所示：,图中门1门4构成钟控RS触发器，门5和门6构成输入信号的导引门，D是输入信号端。直接置0和置1端正常工作时保持高电平。,反馈线,反馈线,维持阻塞D触发器利用电路内部反馈来实现边沿触发。,0,1,1,当CP=0时，门3和门4的输出为1，使钟控RS触发器的状态维持不变。此时，门6的输出等于D，门5的输出等于D。,D,0,维持阻塞D触发器的工作原理,当CP上升沿到来时刻，门5、门6的输出进入门3和门4,显然，维持阻塞D触发器的输出随着输入D的变化而变化，且在时钟脉冲上升沿到来时触发。,1,1,1,D,1,D,D,当D=1时,全1出0；当D=0时，有0出1。,由维持阻塞D触发器的逻辑电路可知，触发器的状态在CP上升沿到来时可以维持原来输入信号D的作用结果，而输入信号的变化在此时被有效地阻塞掉了。,（1）D=1,当C=0时,当C=1时,在C=1期间，触发器保持“1”不变,1,0,0,0,1,封锁,当C=0时,当C=1时,在C=1期间，触发器保持“0”不变,（1）D=0,D触发器的功能表,由以上分析可以得出D触发器的特性方程为：,逻辑符号,D,CP,Q,RD,SD,D,1,0,01,01,功能,置1,00,10,置0,维持阻塞型D触发器具有置“1”和置“0”功能，且输出随输入的变化只在时钟脉冲上升沿到来时触发。常用的集成D触发器有双D触发器74LS74、四D触发器74LS75和六D触发器74LS176等。下图所示为74LS74的管脚排列图：,D触发器的功能真值表,归纳D触发器的特点：CP上升沿到来时触发，可有效地抑制空翻。具有置0、置1两种功能，且输出跟随输入的变化。使用方便灵活，抗干扰能力极强，工作速度很高。,写出D触发器的状态方程式、真值表和状态图。,思考题,试述各类触发器具有的逻辑功能。,第七节常用逻辑功能器件,一、寄存器,数字电路中能暂时存放数码的逻辑部件称为寄存器。寄存器通常由触发器构成，一个触发器只能寄存一位二进制数，常用的有四位、八位、十六位等寄存器。寄存器按功能可分为多种，常用的是数码寄存器和移位寄存器两种。,数码寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可并行输入、串行输出，串行输入、并行输出，应用十分灵活，用途也很广。,异步复位端为低电平时，寄存器清零。,1.数码寄存器,D触发器构成的四位寄存器,0,0,0,0,0,异步复位端为高电平时：无CP脉冲到来寄存器保持原态，CP上升沿到来后存入数码。,1,1,0,1,1,1,1,0,1,即：无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D3D0将立即被送入进寄存器中，有：,输出不变,2移位寄存器,移位寄存器不仅能存放数码，还有移位的功能，是数字系统中进行算术运算的必需器件，应用十分广泛。移位寄存器在移位脉冲作用下将寄存器的数码依次向左或向右移，按移动方式不同分为单向（左移或右移）移位寄存器和双向移位寄存器。按数码的输入输出方式不同又可分为串行（并行）输入，串行（并行）输出等。,并行输出端,在存数操作之前，先将各个触发器清零。当出现第1个移位脉冲CP时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最低位存入Q0，而寄存器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时，待存数码的次低位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。,串行输入端,串行输出端,移位脉冲,双向移位寄存器右移移位工作过程演示,右移输入端,右移输出端,0,0,0,0,1,0,1,0,0,0,1,1,0,0,1,1,1,0,1,1,1,1,双向移位寄存器右移移位状态转换真值表,双向移位寄存器左移移位工作过程演示,左移输出端,左移输入端,0,0,0,0,1,0,1,0,0,0,1,1,0,0,1,1,1,0,1,1,1,1,双向移位寄存器左移移位状态转换真值表,常用的寄存器芯片有四位双稳锁存器74LS77、CC4042和CC40194；八位双稳锁存器74LS100；六位寄存器74LS174等。其中锁存器属于电平触发，在送数状态下，输入端送入的数据电位不能变化，否则将发生“空翻”。下图所示是四位双向移位寄存器CC40194的管脚引线排列图：,移位寄存器不仅具有普通寄存器存储二进制代码的功能，还可以实现数据的串行与并行之间的相互转换，为数据处理提供一个合适的传输方式,CC40194双向移位寄存器内部有四个双稳触发器，共用一个时钟脉冲输入端CP，上升沿触发。,CC40194(或74LS194)是典型的双向移位寄存器芯片。逻辑电路通常由4位上升沿(或下降沿)触发的触发器和4选1数据选择器的输入控制电路组成。,移位寄存器的工作性能,来一个低脉冲，无论电路状态如何，输出均刷新为0，异步清零功能,时钟脉冲无上升沿到来时，移位寄存器输出状态不变。静态保持功能,0,0,S1S0=00时，在CP作用下，各触发器次态等于原态。动态保持功能,1,1,S1S0=11时，在CP作用下，并行输入数据端ABCD被送入寄存器，输出次态等于输入ABCD并行输入功能,S1S0=01时，在移位脉冲上升沿作用下，电路完成右移移位过程。右移移位功能。,S1S0=10时，在移位脉冲上升沿作用下，电路完成左移移位过程。左移移位功能。显然，74LS194芯片功能有异步清零、静态保持、动态保持、并行输入、左移移位和右称移位六项功能。,二、计数器,1同步二进制计数器,计数器是用来对输入脉冲进行计数的时序逻辑电路。按计数器进位制来分,可分为二进制和十进制计数器等。,同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。显然，它的计数速度比较快。同步二进制加法计数器的功能表如下表所示。,二进制数Q2Q1Q0,00001001201030114100510161107111,脉冲数(CP),3位二进制加法计数器的状态表,对应十进制数,01234567,由状态表可以看出：每当有一个触发脉冲到来，触发器Q0翻转一次，所以J0=K0=1；对于Q1，当Q0=1时，再来个触发脉冲就翻转了，所以J1=K1=Q0，对于Q2，当Q1=Q0=1时，再来个触发脉冲就翻转了，所以J2=K2=Q1Q0。,J,K,Q,J,K,Q,J,K,Q,CP,计数脉冲,同步二进制加法计数器的逻辑电路图,2异步二进制计数器,异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。由D触发器构成异步二进制计数器的逻辑电路图如下图所示。,，,，,，,，,，,。,若初始状态时，先用清零，令每当触发脉冲到来，触发器FF0就翻转；对于FF1，当时，再来个触发脉冲FF1就翻转；对于FF2，当时，再来个触发脉冲就翻转了。由此可知它符合二进制加法计数器的功能。,该工作原理与二进制加法计数器的功能表符合。,0,0,0,由逻辑电路图可以得出：,3十进制计数器,异步十进制加法计数器是在4位异步二进制加法计数器的基础上经过适当修改获得的。它跳过了10101111六个状态，利用自然二进制数的前十个状态00001001实现十进制计数。4个JK触发器组成的8421BCD码异步十进制计数器如图,工作原理,4集成计数器,我们经常用到的计数器一般不是由触发器连接而成，而是由集成器件构成，74LS161就是常用的四位同步二进制计数器。逻辑符号如图所示。,各引线的功能：RD为清零端，低电平有效；CP为时钟脉冲输入端，上升沿有效；EP、ET为使能端，当二者都为高电平时，计数器计数，否则处于保持状态；LD为置数端，低电平有效；A、B、C、D是四个输入端；QA、QB、QC、QD是四个输出端；RCO是进位输出端，高电平有效。,功能表如