《存储器设计》PPT课件.ppt

第十章存储器设计,第一节简介第二节动态随机存储器DRAM第三节静态随机存储器SRAM第四节只读存储器ROM第五节非易失存储器NVM,第一节简介,一、存储器的分类二、存储器的总体结构三、存储器的时序,一、存储器的分类,随机存取存储器RAMRandomAccessMemory,可以进行写入和读出的半导体存储器数据在断电后消失，具有挥发性,只读存储器ROMReadOnlyMemory,专供读出用的存储器，一般不具备写入，或只能特殊条件下写入。数据在断电后仍保持，具有非挥发性。,L1Cache,L2/L3Cache,MainMemory,HardDiskDrive,CPU,现代计算机系统的存储器体系结构,DRAML3，MainMemory,SRAMCache(L1,L2),存储器集成电路,可读写存储器RWM,非易失读写存储器NVRWM,只读存储器ROM,随机存取,非随机存取,二、存储器的总体结构,三、存储器的时序,RWM的时序,第二节DRAM,DRAM的结构ITICDRAM的工作原理ITICDRAM的设计DRAM的总体结构DRAM的外围电路,DRAM的结构,ITICDRAM的结构,存储电容的上极板poly接VDD，保证硅中形成反型层,存储电容下极板上电位的不同决定了存储信息，0，1,DRAM动态随机存取存储器,由于存储在电容中的电荷会泄露，需要刷新。,ITICDRAM的工作原理,x,存储电容CsA（COXCj）,写信息（字线）WL为高，M1导通，BL（位线）对电容充放电，写1时有阈值损失存信息：WL为低，M1关断，信号存在Cs上。由于pn结有泄漏，所存信息不能长期稳定保存，一般要求保持时间内，所存高电平下降不小于20，否则刷新读信息：WL为高，M1导通，所存电荷在Cs和位线上再分配，读出信号微弱，而且是破坏性的。,ITICDRAM读信息时的电荷分配,Cs存“1”时M1未开启时Cs上存的电荷为Qs1CsVs1BL被预充到VR，其上的电荷为QB1CBLVRM1导通后，Cs与CBL间电荷再分配，但总电荷不变结果BL上的电位为VB1,同理，Cs存“0”时BL上的电位VB0,读出电路必须分辩的电位差,对于大容量DRAM，CBL远大于Cs，一般十几倍，因此DRAM的读出信号VB很微弱，需要使用灵敏放大器（SA）问题：1、电荷再分配破坏了Cs原先存的信息2、读出信号非常微弱TV!BLVBL最后稳定在（VDD）SAPV！BL最后稳定在（GND）SAN,VBL0,读00,为提高速度并不等一侧位线下降为低电平，而是只要位线间建立一定的信号差就送读出放大器，放大输出。,需要灵敏放大器，不用再生,SRAM写操作,写操作时，选中单元WL为高，M5，M6导通。位线BL，!BL准备好待写入的信号。写1，BL1VDD，写0，BL0。BL、!BL通过M6、M5对Q、!Q强迫充放电，与单元内原先存储的状态无关。写操作结束后，双稳单元将信息保存。,SRAM写0,SRAM静态随机存取存储器工作原理,不需要刷新。,6TSRAM,电流镜负载CMOS差分放大器,v1,v2,作用提高读出速度。放大微小的电压差。,差分输入信号Vinv1v2，放大后产生的差分输出电流为iouti1i2,i1i2,Is,VoutRLiout,是M1，M2的导电因子,要求：M4，M5完全对称。M1,M2完全对称,为了在提高灵敏度的同时，又能抗干扰，有时采用二级放大,SRAM及其外围电路,位线负载晶体管,列选择,灵敏放大器（列公用）,数据读写电路,SRAM中的地址探测技术,提高速度、节省功耗利用地址变化探测电路，一旦地址变化，产生ATD信号，并用ATD触发其它时钟及控制信号开始读/写操作。使SRAM工作于异步模式，按需操作，不必受同步时钟的控制。,ATD为正脉冲时，SRAM开始工作,结构与原理,第四节,只读存储器（ROM),分为掩膜式编程式可擦写式,掩膜和编程式ROM的结构,NORROM,选中的行Ri为高电平，其余维持低无nMOS的存“1”有nMOS的存“0”,ROM的编程方式,离子注入掩膜版编程通过离子注入产生增强和耗尽型MOSFET，用这两种晶体管表示所存的信息。有源区掩膜版编程通过有源区是否跨越多晶硅行线区分是否形成MOSFET。引线孔掩膜版编程通过MOSFET的漏是否有接地的引线孔，来区分所存的信息。,ROM及其外围电路,第五节非易失存储器NVM,作为可编程、可擦除的ROM，需要满足的基本条件：编程时间短（VRVtn0,Floating-GateTunnelOxide(FLOTOX),擦写时WL接高电平，BL接低电平，其它字线接低电平，位线接高电平。,低,高,高,高,高,闪存,结构与EEPROM相同，是单管结构，编程和擦除是以模块形式进行,FlashEEPROM存储器,编程方式与EPROM相同，采用热电子注入擦除方式