浅谈基于FPGA的电路设计

.,浅谈基于FPGA的电路设计报告人：吴爱平2005/11/13,.,参考资料,VHDL电路设计技术国防工业出版社CPLD系统设计技术入门与应用电子工业出版社基于FPGA的嵌入式系统设计西电出版AlteraFPGA/CPLD设计(基础篇)EDA先锋工作室网站：WWW.PLD.COM.CNWWW.EDACN.NETWWW.ALTERA.COM,.,浅谈基于FPGA的电路设计,FPGA概述设计过程注意事项,.,温馨提示,如果你打算5年成为高手，你可能2-3年就可以达到；如果你打算1年成为高手，你可能5年达不到。-梁肇新,.,汇报结束，敬请批评指正！,.,FPGA概述,可编程器件发展历程及现状内部结构及实现原理开发平台硬件开发语言,.,可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM和PLA器件,改进的PLA器件,GAL器件,FPGA器件,EPLD器件,CPLD器件,内嵌复杂功能模块的SoPC,2000年,.,PLD发展历程及现状,FPGA（FieldProgrammableGatesArray）CPLD（ComplexProgrammableLogicDevice）,.,三大公司,全球最主要的可编程逻辑器件厂商AlteraXilinxLattice,.,主要PLD/FPGA厂商2005年一季度销售额和盈利状况表,.,ALTERA公司器件简介,早期器件：FLEX10KLC84TC144BC356FLEX10KATC100BC356ACEX1K1K101K301K50MAX7000EPM7128主流器件：MAXIIEPM2405701270CycloneEP1C3461220StratixEP1S10202530下一代器件：CycloneIIEP2C5820355070StratixIIEP2.,XiLinx公司器件简介,早期器件：XC3000XC4000XC9500XC9536，XC9572，XC95144主流器件：XC9500XLXC9536XL,72XLSpartan3/3LXC3S50,200,400VirtexIIXC2V40,80,250下一代器件：Spartan3EXC3S100E,250EVirtex-4LX4VLX15,25,40,60SX4VSX25,35,55FX4VFX12,.,Lattice公司器件简介,早期器件：isp1000/2000/5000/8000ispLSI1016,1024,1032,1048主流器件：ispMACH4000V/B/ZispMACH4032V,64V,128V,256VispMACH4032B,64B,128B,256BispMACH4032Z,64Z,128Z,256ZLatticeEC/ECPEC1,EC3,EC6/ECP6,EC15/ECP15,.,代理商,ALTERA公司骏龙(Cytech)艾睿(Arrow)时代益华(Achieva)富昌(Future)文晔(Wintech)XiLinx公司盈丰（Insight）和安富利（AVNET）Lattice公司金龙电子威建实业彦阳科技,.,基本PLD器件的原理结构图,.,内部结构及实现原理,兰色：逻辑阵列块红色：连线资源黄色：输入输出块,.,内部结构及实现原理,基于乘积项(Product-Term)基于查找表(Look-Up-Table),.,基于乘积项,.,基于查找表,.,传统CPLD/FPGA的区别,结构不同工艺不同集成度掉电情况配置电路Tpd时间POR时间,.,主要开发平台,Altera公司MAXPLUSIIQUARTUSII开发工具Xilinx公司FoundationISELattice公司ispLEVERispDesignEXPERNT,.,第三方工具,ModleSimActiveHDLSynplify/SynplifyProDebussyIPCoreSOPCBuilderDSPBuilder,.,硬件开发语言,ABELAHDLVerilogVHDLsystemC和Handle-C,.,ABEL,这是一种早期的硬件描述语言。支持逻辑电路的多种表达形式，其中包括逻辑方程，真值表和状态图。ABEL语言从早期可编程逻辑器件（PLD）的设计中发展而来ABEL-HDL被广泛用于各种可编程逻辑器件的逻辑功能设计。如GAL、LatticeispEXPERT,Xilinx的FOUNDATION和WEBPACK等EDA软件中。从长远来看，ABEL-HDL只会在较小的范围内继续存在。,.,AHDL,ALTERA公司发明的HDL,特点是非常易学易用，学过高级语言的人可以在很短的时间（如几周）内掌握AHDL。缺点：移植性不好，通常只用于ALTERA自己的开发系统。,.,Verilog,VerilogHDL就是在应用最广泛的C语言的基础上发展起来的一种件描述语言。1990年CADENCE公司公开发表了VerilogHDL,并成立LVI组织以促进VerilogHDL成为IEEE标准，即IEEEStandard1364-1995。特点：1、语法自由2、国内资料相对较少3、IC设计中，90%的公司使用4、可以利用EDA工具进行逻辑综合和优化,.,VHDL,全称：Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。有IEEE-1076和IEEE标准的1076-1993版本。特点：1、发展较早，语法严格2、可以利用EDA工具进行逻辑综合和优化3、VHDL丰富的仿真语句和库函数,.,开发设计,软件设计下载板(线)的制作硬件设计用户板的制作,.,软件设计流程,设计输入,逻辑综合,布局布线,下载调试,约束文件,功能仿真,时序仿真,.,STEP1：建立工作库文件夹,STEP2：输入设计项目VHDL文本代码,STEP3：存盘，注意文本取名,STEP4：将设计项目设置成Project,STEP5：选择目标器件,STEP11：硬件测试,STEP9：引脚锁定并编译,STEP8：仿真测试和波形分析,STEP7：建立仿真波形文件,STEP6：启动编译,STEP10：编程下载/配置,VHDL文本输入设计流程,.,Step1建立工作库文件夹,为设计全加器新建一个文件夹作工作库,文件夹名取为My_prjct注意，不可用中文！,.,Step2编辑输入并保存VHDL源文件,新建一个设计文件,使用文本输入方法设计，必须选择打开文本编辑器,.,Step3在文本编辑窗中输入VHDL文件及存盘,建立文本编辑器对话框,文本编辑窗,用键盘输入设计文件：多路选择器,存盘文件名必须取为：mux21a.vhd,注意，要存在自己建立的文件夹中,.,文件存盘后，关键词将改变颜色！否则文件名一定有错！,.,Step4将当前设计设定为工程,首先点击这里,然后选择此项，将当前的原理图设计文件设置成工程,最后注意此路径指向的改变,.,注意，此路径指向当前的工程！,.,首先选择这里,器件系列选择窗，选择ACEX1K系列,根据实验板上的目标器件型号选择，如选EP1K30,注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来,Step5选目标器件,.,选择编译器,编译窗,Step6编译及纠错,.,选择VHDL文本编译版本号和排错,选择此项,选择VHDL1993项,.,选择此项,消去这里的勾,.,编译出错！,.,确定设计文件中的错误,打开错误提示窗,.,错误所在,错误所在,.,改正错误,.,完成编译！,.,首先选择此项，为仿真测试新建一个文件,Step7建立波形文件,选择波形编辑器文件,.,从SNF文件中输入设计文件的信号节点,点击“LIST”,.,SNF文件中的信号节点,用此键选择左窗中需要的信号进入右窗,最后点击“OK”,.,消去这里的勾，以便方便设置输入电平,在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾),.,选择ENDTIME调整仿真时间区域。,选择65微秒比较合适,.,用此键改变仿真区域坐标到合适位置。,点击1，使拖黑的电平为高电平,先点击b，将其点为黑色,然后先点击此处将弹出时钟周期设置窗,设置输入信号b的周期为800ns,.,设置输入信号a的周期为2us,.,仿真波形文件存盘！,.,选择仿真器,运行仿真器,Step8时序仿真,.,mux21a仿真波形,.,选择引脚锁定选项,引脚窗,Step9引脚锁定及再编译,.,此处输入信号名,此处输入引脚名,按键“ADD”即可,注意引脚属性错误引脚名将无正确属性！,.,再编译一次，将引脚信息进去,.,选择编程器，准备将设计好的半加器文件下载到目器件中去,编程窗,Step10编程下载/配置,.,在编程窗打开的情况下选择下载方式设置,选择此项下载方式,.,下载（配置）成功！,.,下载配置模式,.,.,下载板电路图,.,下载板电路图,.,用户板的制作,选择配置模式FPGA芯片库的制作FPGA外围电路的制作,.,.,.,.,设计中注意事项,软件设计硬件设计,.,软件设计注意点,合理规划设计实体进程中敏感信号的选取避免使用latch双向电路的输出控制多看RTL门级电路多用逻辑锁定多用同步电路，少用异步电路多用全局时钟，少用门控时钟,.,B,C,D,A,.,.,.,.,硬件设计注意点,下载配置方式的选取供电电压VCCINTVCCIO电源的滤波Pintopin兼容原则空闲I/O的处理时钟的走线输出调试信号器件选取,.,命名方法,系列符号器件