第五章 计数器PPT演示课件

2020/5/19,1,数,字,电,路,第五章计数器,计数器是数字系统中的常用器件。本章通过实训，对计数器的功能与一般应用有一个定性的认识，然后介绍构成计数器电路的基本工作原理，及不同类型计数器的基本功能和它们在数字系统中的应用。最后介绍一些常用的计数器产品。,2020/5/19,2,内容提要,5.1计数器及其表示方法,5.1.1计数器的功能、分类和基本原理,5.1.2二进制计数器,5.1.3十进制计数器,5.1.4任意进制计数器,5.2计数器应用实例,5.3常用TTL集成计数器简介,2020/5/19,3,5.1计数器及其表示方法,1.计数器功能,5.1.1计数器的功能、分类和基本原理,计数器是数字系统中应用最广泛的时序逻辑部件之一；还可以用作定时、分频、信号产生和执行数字运算等。,计数器的基本功能就是计算输入脉冲的个数。,2.分类,根据计数脉冲的输入方式不同可把计数器分为同步计数器和异步计数器。,根据计数进制不同又可分为二进制、十进制和任意进制计数器。,根据计数过程中计数的增减不同又分为加法计数、减法和可逆计数器。,2020/5/19,4,3.计数器的基本原理,计数,T触发器是翻转型触发器，即输入一个CP脉冲该触发器的状态就翻转一次。如果T触发器初始状态为0，在逐个输入CP脉冲时，其输出状态就会由0101不断变化。此时称触发器工作在计数状态。即由触发器输出状态的变化，可以确定输入CP脉冲的个数，对CP脉冲进行计数。,一个触发器能表示一位二进制数的两种状态，两个触发器能表示两位二进制数的4种状态。n个触发器能表示n位二进制数的2n种状态，即能计2n个数。,2020/5/19,5,（1）电路图5.2（a）是由三个JK触发器构成的三位二进制计数器的电路原理图。,实例,图5.2（a）三位二进制计数器,（2）电路组成,三个JK触发器：FF2FF0FF2为最高位、FF0为最低位计数输出用Q2Q1Q0表示三个触发器的数据输入端的输入恒为“1”因此均工作在计数状态。CP0=CP（外加计数脉冲）CP1=Q0，CP2=Q1,（3）电路分析,设计数器初始状态为Q2Q1Q0=000，第1个CP作用后，FF0翻转，Q0由“0”“1”，计数状态Q2Q1Q0由000001。第2个CP脉冲作用后，FF0翻转，Q0由“1”“0”，由于Q0下降沿的作用，Q1由“0”“1”，输出Q2Q1Q0由001010。依此类推，当输入8个CP脉冲时，计数器的状态Q2Q1Q0完成一个周期：000001010011100101110111如状态图和波形图图5.2（b）（c）所示。,图5.2（b）,图5.2（c）,2020/5/19,6,（4）几点说明,异步计数器：计数器各触发器的翻转不是受同一个CP脉冲控制。,同步计数器：计数器各触发器的翻转受同一个CP脉冲控制。,十进制计数器：修改反馈和数据输入，可以用二进制计数器构成或任意进制计数器。例如在计数至Q4Q3Q2Q1=1001时，由于反馈的结果，在输入第10个CP脉冲后，使计数状态由10010000，即恢复到初始状态，则构成十进制计数器。,六进制计数器：在输入第6个CP脉冲后，能使计数状态由101000，即构成六进制计数器。,计数器的一般模型,CP1：加法计数脉冲输入端,CP2：减法计数脉冲输入端,D0Dn：数据加载端，在其上加载的数据决定了计数的初始值。,Q0Qn：计数器输出端,CU、CD：分别为加法计数进位端和减法计数借位端。,RD：清零端,提示,每个计数器不一定有如图所示的所有控制端，可能有的还会有自己独特的控制端，合理利用这些控制端，可以用一个计数器实现多种进制计数。,2020/5/19,7,5.1.2二进制计数器,两个重要概念,若n=1，2，3，则N=2，4，8，相应的计数器称为模2计数器，模4计数器和模8计数器。,n位二进制计数器：,即由n个触发器组成的二进制计数器。,计数器的模（计数容量）：,将n位二进制计数器所对应的2n=N个有效状态，称为计数器的模。,2020/5/19,8,1.同步二进制计数器,74LS161集成计数器,（1）74LS161引脚图和逻辑符号如图5.5所示,（2）74LS161功能表表5.2,各引脚功能符号的意义：D0D3：并行数据输入端Q0Q3：数据输出端ET、EP：计数控制端CP：时钟脉冲输入端（）C：进位端：异步清除输入端（低电平有效）：置数控制端（低电平有效）,注释,74LS161是典型的4位二进制同步加法计数器，异步清除。同于74161。,2020/5/19,9,（3）74LS161的功能与特点,74LS161有异步置“0”功能。当清除端为低电平时，无论其它各输入端的状态如何，各触发器均被置“0”，即该计数器被置0。,波形图,状态图,0,0,0,0,74LS161有预置数功能，预置是同步的。当为高电平，置入控制端为低电平时，在CP脉冲的上升沿作用下，数据输入端D3D0上的数据就被送至输出端Q3Q0，从而实现预置数功能。如果改变其D3D0端的预置数，即可构成16以内的各种不同进制的计数器。,1,0,1,0,、ET和EP均为高电平时，计数器处于计数状态，每输入一个CP脉冲，进行一次加法计数。ET和EP是计数器控制端，只要其中一个为低电平，计数器保持原态。只有两者均为高电平时，计数器才处于计数状态。,2020/5/19,10,2.异步二进制计数器,74LS93集成计数器,74LS93是异步4位二进制加法计数器，图5.6（a）和（b）分别为它的逻辑符号和逻辑图。,图5.6（a）,图5.6（b）,在图5.6（b）中，FF0构成一位二进制计数器，FF1、FF2、FF3构成模8计数器。若将CP1端与Q0端在外部相连，就构成模16计数器。因此，74LS93又称为二八十六进制计数器。此外，RD1、RD2为清零端，高电平有效。,图5.64位二进制异步加法计数器74LS93,2020/5/19,11,5.1.3十进制计数器,十进制计数器就是按十进制计数进位规律进行计数的计数器。,1.同步十进制计数器,74LS192集成计数器,逻辑符号,74LS192功能表表5.3,各引脚功能符号的意义：D0D3：并行数据输入端Q0Q3：数据输出端CU：加法计数脉冲输入端CD：减法计数脉冲输入端RD：异步置0端（高电平有效）：置数控制端（低电平有效）,：加法计数时，进位输出端（低电平有效）,：减法计数时，借位输出端（低电平有效）,2020/5/19,12,74LS192的时序图分析,在RD端加高电平，异步置0所有触发器均被置0，计数器复位。,置零,异步预置数码。置数控制端为低电平时，输出端Q3Q0可预置成与数据端D3D0相一致的状态。预置好计数器以后，就以预置数为起点顺序进行计数。图中为0111。,CD为高电平，计数脉冲从CU端输入。当计数脉冲上升沿到来时，计数器的状态按8421BCD码递增进行加法计数。,进位输出。计数器作十进制加法计数时，在端第9个输入脉冲上升沿作用后，计数状态为1001，当其下降沿到来时，进位输出端产生一个负的进位脉冲。第10个脉冲上升沿作用后，计数器复位。,CU为高电平，计数脉冲从CD端输入。当计数脉冲上升沿到来时，计数器的状态按8421BCD码递减进行减法计数。,2020/5/19,13,计数开始时，先在RD端输入一个正脉冲，此时两个计数器均被置为0状态。此后在端输入“1”，RD端输入“0”，则计数器处于计数状态。在个位的74LS192(1)的CU端逐个输入计数脉冲CP，个位的74LS192开始进行加法计数。在第10个CP脉冲上升沿到来后，个位74LS192的状态从10010000，同时其进位输出从01。,74LS192的级联使用,将多个74LS192级联可以构成高位计数器。例如用两个74LS192可以组成100进制计数器，其连接方式如图5.8所示。,图5.8用两个74LS192构成100进制计数器,此上升沿使十位的74LS192(2)从0000开始计数，直到第100个CP脉冲作用后，计数器由10011001恢复为00000000，完成一次计数循环。,2020/5/19,14,2.异步十进制计数器,74LS90集成计数器,逻辑符号,74LS90功能表表5.4,逻辑符号,S1、S2：当S1S2=1时计数器置“9”，即被置成1001状态，与CP无关。且优先级别最高。,Q3Q2Q1Q0：输出端,引脚功能说明,CP0、CP1：双时钟输入端,2020/5/19,15,逻辑图如图5.9所示。图中FF0构成一位二进制计数器，FF1、FF2、FF3构成异步五进制加法计数器。,若将输入时钟CP接于CP1端，将CP0与Q3端相连，则构成5421码异步十进制加法计数器。如图5.10所示。,二五十进制计数器74LS90,若将输入时钟脉冲CP接于CP0端，并将CP1端与Q0端相连，便构成8421码异步十进制加法计数器。,图5.9二-五-十进制加法计数器74LS90,图5.10(a),图5.10(b)5421码异步十进制加法计数器波形图,2020/5/19,16,5.1.4任意进制计数器,任意进制计数器是指计数器的模N2n的计数器。例如，模5、模9、模12等计数器，十进制计数器也属于它的范畴。,利用已有的集成计数器构成任意进制计数器的方法通常有三种。,（1）直接选用已有的计数器。例如，欲构成十进制计数器，可直接选用十进制异步计数器74LS92。,（2）用两个模小的计数器串接可以构成模为两者之积的计数器。例如，用模6和模10计数器串接起来，可以构成模60计数器。,（3）利用反馈法改变原有计数长度这种方法是，当计数器计数到某一数值时，由电路产生的置位脉冲或复位脉冲，加到计数器预置数控制端或各个触发器清零端，使计数器恢复到起始状态，从而达到改变计数器模的目的。,2020/5/19,17,74LS160集成计数器,逻辑符号,表5.574LS160的功能表,引脚功能说明,D0D3：并行数据输入端Q0Q3：数据输出端EP、ET：计数控制端C：进位输出端CP：时钟输入端：异步清除输入端：同步并行置入控制端,2020/5/19,18,74LS160集成计数器的应用举例,图5.11示出了利用十进制计数器74LS160，通过反馈构成模6计数器的四种方法。,图5.11（a）反馈置零法,例1：反馈置零法,图5.11（a）电路的工作状态是012345当计数器计到状态5（0101）时，Q2和Q0为1，与非门输出为0，即同步并行置入控制端是0。于是，下一个计数脉冲到来时，将D3D0端的数据0送入计数器，使计数器又从0开始计数，一直计到5，又重复上述过程。从而实现六进制计数。,由此可见，N进制计数器可以利用在（N-1）时将变为0的方法构成，这种方法称为反馈置0法。,2020/5/19,19,例2：反馈预置法,图5.11（b）反馈预置法,图5.11（b）电路的工作顺序：010001010110011110001001,当计数器计到状态1001时，进位端C为1，经非门为0，置数控制端,下一个时钟到来时，将D3D0端的数据0100送入计数器。,=0,此后又从0100开始计数一直计数到1001，又重复上述过程。这种方法称为反馈预置法。,2020/5/19,20,例3：反馈预置法例二,图5.11（c）反馈预置法,图5.11（c）的工作顺序是001101000101011001111000工作原理同上。,图5.11（d）,图5.11（d）电路是利用了直接置0端，工作顺序为012345当计数器计到6时（状态6出现时间极短），Q2和Q1均为1，使为0，计数器立即被强迫回到0状态，开始新的循环。,例4：,2020/5/19,21,图5.12改进的模6计数器,改进的模6计数器,图5.11（d）所示方法的缺点是工作不可靠。原因是在许多情况下，各触发器的复位速度不一致，复位快的触发器复位后，立即将复位信号撤消，使复位慢的触发器来不及复位，因而造成误动作。,改进的方法是加一个基本RS触发器，如图5.12（a）所示，工作波形见图5.12（b）。当计数器计到6时，基本RS触发器置0，使端为0，该0一直持续到下一个计数脉冲的下降沿到来为止。因此计数器能可靠置0。,图5.12（a）,图5.12（b）,2020/5/19,22,5.2计数器应用实例,5.2.1计数器组成分频器,分频器可用来降低信号的频率，是数字系统中常用的器件。例如在一个数字电话PCM30/32路基群系统中，需要各种各样的基准脉冲信号实现抽样、编码、同步等，这些信号就是依靠分频器产生的。该系统的时钟脉冲产生电路的方框图如图5.13所示，由晶体振荡器产生4096kHz的高稳定的基准信号，通过2分频产生2048kHz的系统基准时钟信号。该信号经过8分频产生用于编码和解码的256kHz的位脉冲信号，位脉冲信号再经过32分频产生8kHz的抽样脉冲，最后将抽样脉冲16分频产生500Hz的复帧脉冲信号。,图5.13PCM30/32路基群系统时钟框图,通过分频的方法，利用一个高稳定的信号源产生多种频率的信号。这是数字系统中为获得各种时钟脉冲所采用的最普遍的方法。,2020/5/19,23,1.一般程序分频器,程序分频器是指分频比N随预置数据而变的数控分频器，因此，凡具有并行置数功能的计数器都可以组成程序分频器。,分频器的输入信号频率与输出信号频率之比叫做分频比N。,图5.14（a）是程序分频器的一般框图，图5.14（b）是分频比N=7的程序分频器的输出信号与输入信号的同步波形。由图可知，其分频比=7。,图5.14（a）,图5.14（b）,图5.14程序分频器,2020/5/19,24,2.M/M+1分频器,M/M+1分频器在频率合成器中经常采用，它有两种工作模式，即M次分频和M+1次分频模式。,图5.15M/M+1分频器,电路,如图5.15所示。,电路组成,它是由74LS160计数器和门电路组成的M/M+1分频器。,CP、C：分别作为信号（uI与uO）的输入、输出端；,b4b1是分频数据输入端，b4b1的值应为M的二进制数；,SC是工作模式控制端，SC=0时，分频比为M，SC=1时，分频比为M+1。,分频器包括两部分：74LS160和非门组成的可控分频器，分频次数由预置数b4b1控制；或门和异或门组成的码组变换器，由它为74LS163提供预置数据。,工作原理,当SC=0时，码组转换器用作变补器，预置数b4b1是输入数b4b1的补码，故可控制分频器作M次