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文档简介

电子工程学院实验中心指导老师：陈学英,现代电子技术综合实验,基于FPGA智力抢答器设计,教学任务,课程任务了解系统原理并进行方案设计；系统顶层原理图设计；单元模块电路设计与仿真调试；系统顶层仿真调试与硬件实现；撰写论文设计报告。成绩构成过程+结果+设计报告。,功能指标,基本功能：编号为1-8的选手在规定的时间内按键抢答；抢中选手编号锁定显示，其他抢答无效；主持按键控制清零和开始；具有报警提示功能，分别提示抢答开始，有人抢中，定时时间到。指标要求：显示组数：1-8；报警延时学号300ms；抢答时间：10S,课时安排,总学时：必修课32学时,系统原理与方案设计（4学时）软件使用与语言了解（4学时）单元电路设计与仿真调试（16学时）顶层系统设计与仿真调试（4学时）硬件下载实现与调试（4学时）,课外知识,抢答器基本原理ISE、Modelsim使用VHDL、VerilogHDL语言FPGA可编程逻辑器件应用,参考资料,XilinxFPGA设计基础李云松宋锐等编，西安电子科技大学出版社XilinxFPGA开发实用教程田耘徐文波编著，大学出版社FPGA/CPLD设计工具XilinxISE使用祥解王成薛小刚钟信潮等编著，人民邮电出版社,抢答器FPGA组成框图,主持按键,时钟,选手按键,选手编码锁存,定时器,二选一选择器,七段译码,显示输出,报警器,报警输出,并串转换,系统组成分析,编码锁存器抢答定时器报警延迟器多路选择器七段译码器并串转换器,单元电路设计,编码锁存器,开始信号低电平有效选手按键为负触发系统时钟66MHz选手编码输出为四位二进制码,编码锁存器内部流程,抢答定时器,开始信号低电平有效系统时钟66MHz倒计时10秒，输出数据4位二进制码,单元电路设计,抢答定时器内部流程,报警延迟器,系统时钟66MHz报警源：start，qz，sjd。报警输出bj，每个源触发低电平有效，持续300ms,单元电路设计,（1）报警延迟器内部流程1,（2）报警延迟器内部流程2,或,与门,报警输出,BJ,QZ,START,触发计数延时1,SJD,BJ1,BJ2,BJ3,触发计数延时2,触发计数延时3,CLK,多路选择器,选择控制：qz。输入数据：选手编码d_xs(3:0);倒计时时间d_time(3:0)。输出数据：四位二进制码s(3:0)；当抢中信号qz有效时，输出选手号码；否则输出倒计时时间。,单元电路设计,注意：当抢中信号QZ=1表示某选手抢答有效时，如果QZ=1，把选手编码送给输出；否则把计数时间送给输出。,选择器内部流程,七段译码器,输入：四位09BCD码输出：显示09的七段码，加小数点八位数据seg(7:0),单元电路设计,注意：开发板数码管是共阳管，即a-g段低电平点亮。,七段译码器内部流程,并串转换器,单元电路设计,并行数据串行数据产生转换脉冲产生锁存脉冲数码管位选信号74HC595使能信号,并串转换器内部流程,作业,对8路抢答器原理框图
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