数字电路锁存器详解ppt课件

5.2基本RS锁存器，5.4主从触发器，5.5维持闭合触发器，5.6触发器逻辑功能及其说明，5.1概述，5.7应用，5.3门RS锁存器，5章锁存器和触发器，1，相关知识审查：组合电路，不包括存储元件，反馈本章的要点：通过学习闩锁、触发器，确立定时概念的各种触发器的逻辑功能和触发方式。 还有存储元件、反馈，输出与原来的状态有关。 闩锁和触发器的分类。 锁存器和触发器外部逻辑功能、触发方式。 另外，2、2、特征：锁存器和触发器是具有存储功能的基本逻辑单元，可以存储1比特的二进制信息。 有两种稳定状态表示逻辑0和逻辑1。 如果适当的输入信号取消了可从一个状态反转为另一个状态的输入信号，则可以保存获取的新状态。 1、锁存器和触发器、5.1的概要、锁存器和触发器是构成时序逻辑电路的基本单元。 3、5.2基本RS锁存器、2、电路结构：由两个or门构成的R-S锁存电路图，1、逻辑符号，门电路构成，与其组合的逻辑电路的根本不同在于电路具有反馈线，即门电路的输入端、输出端相交耦合。 另外，r、s是触发脉冲输入端，r是复位(ReSet )端，s是置位(set )端，4，3，动作原理，(1)在s=0，R=1下，输出状态为0，r高电平有效，将锁存器置位(复位)为0。 r是复位侧，Reset。 在1、0、Q=1时称为锁存器的1状态，在Q=0时称为锁存器的0状态。 (2)在s=1、R=0的情况下，输出状态变为1，s高电平变为有效，锁存器设置为1 (置位)。 s是置位端Set。 0、1、5、0、1、1、0、2个稳定状态：锁存器的存储功能、6、0、0、r、s同时变为0时，输出变得不稳定。(4)R=S=1，RS=0(限制条件)，7，菜单，RS=0(限制条件)，Qn为锁存器的原始状态(现状) Qn 1为锁存器的新的状态(子状态)，8，4，波形图，反映触发器输入信号的值和状态之间的对应关系的图形为波形图， 由，组1，组1，保持，不许可，组1，不许可，不确定，9，5，nand门构成的基本RS锁存器，10，该触发器的触发信号在低电平有效，所以在逻辑符号的输入端有小的圆圈11、归纳基本锁存器的特征时，由于反馈线的存在，与复位和置位无关，有效信号为短暂的时间，即“单触发”，具有2个互补的输出端子，具有2个稳定的状态，复位(Q=0)、置位(Q=1)、保持原来的状态这3个功能R是重置输入端子，s是设置输入端子，l是l电平有效，并且根据有效锁存器在h电平的结构，2个and门G3和G4被增加到12、5.3栅极锁存器、1个栅极RS锁存器和栅极RS锁存器，因而由锁存器使能信号e控制。 而且，如果E=0，那么G3与G4被阻止，并且Q3与Q4二者都不影响输出0，s，r端的电平不影响输出，并且如果E=1，那么保持基本锁存器，那么G3与G4被释放，其输出由s、r确定，基本锁存器的功能性完成。 电路结构和工作原理，13，RS=0(限制条件)，E=1时，e，14，不变，不变，不变，不变，不变，组1，组0，组0，不变，功能波形图，e，15，2，门d锁存器，逻辑门控制，SR确保同时传送1，16，门d锁存器另外，由于在E=1期间可以接收r、s信号，因此在该情况下，r、s有可能发生多次变化，锁存器的状态也有可能发生多次反转，将该现象称为空反转。e、18、5.4主从触发器、1、主从RS触发器、主从锁存器、从锁存器、1、1、1、或19、主从触发器的逻辑结构为主从结构，分别由2个互补的时钟控制。，20，CP=1时，主闩锁动作，s， r影响主锁存器的输出q(信息写入主锁存器)，但是从锁存器被禁止，状态不变。在这种情况下，从锁存器工作，在其之前主锁存器的输出q变化的情况下，当从锁存器CP有效时，其输出发生变化的工作原理； (从锁存器向主锁存器排列)，当21、CP=0时，禁止主锁存器，s、r不影响q，来自锁存器的输入信号不变，其输出不稳定地变化。 触发器的总输出q仅在CP从1变为0时可能反转，称为下降沿触发器。 CP变为0时，主闩锁被锁定，不受r、s的影响，因此不会空转。 特征、22、RS锁存器不便于使用，因为必须限制输入r和s同时为1。 为了从根本上解决这一问题，可以将RS锁存器连接到JK锁存器。 23、从锁存器、主锁存器、反馈线、2、主J-K触发器、24、主锁存器、从锁存器、25、CP、操作原理、f主打开、f主状态通过j，k确定，接收信号并临时存储。 由于f是封锁的，所以f不会从状态变化。CP、26、CP、状态不变。 从站触发器的状态依赖于主站触发器，主站、从站的状态一致，因此称为主站从站。 当f开启，f是主块，CP，27，CP和CP处于高电平时，触发器接收信号并且临时保持它们(即，f由j，k确定主状态，f不从状态改变)。 要求CP高电平期间j、k的状态不变化。 CP下降沿()触发反转(f从站状态与f主站状态一致)。 当CP处于低级别时，f主封锁j、k不起作用，28、CP、逻辑功能分析，(1)J=1，K=1，触发原始状态为“0”状态，主从状态一致，0、0、1、29、CP、 状态反转为0状态，CP、主从状态一致，0，0，1，30，CP，(2)J=0，K=1，触发原状态为1状态，触发原状态为0状态，31，CP，(3)J=1，k=0，32，CP，(4)J=0，k=0，33，真值表，CP，34，例如：主从jp 将k波形如图所示描绘输出q的波形图(将初始状态设为0 )、J-K触发器的动作波形、 (1)触发器的触发反转发生在时钟脉冲的触发边沿(这里为下降沿)处；(2)确定触发器的下一状态是时钟脉冲下降沿之前的输入端状态0，1，1，0，10，1，0，0，1，0，1，1，0，主从触发器： CP=1，j，k多次变化时，触发器的状态不对应真值表。 对激励信号有严格的要求。 触发器的状态不对应于真值表，包括37、5.5条边沿触发器、1、维持块d触发器、38、和与门的基本RS锁存器(低有效)、q、d、1、1、d、d、d和状态不变，并且触发器被锁定(2)在CP的情况下，在Qn 1=D触发反转；(3)在CP=1的情况下，与d是否发生了变化无关，在Qn 1=Qn，保持，操作原理，CP上升沿之前接收信号，在上升沿时触发反转，上升沿后输入d变得不起作用，触发状态被保持40、示例： d触发器的操作波形图；41和42；以及利用传输延迟的触发器和由两个nor门构成的SR锁存器作为触发器的输出； 在集成电路工艺上，G3、G4的传输延迟时间确保大于SR锁存器的反转时间。 42、逻辑功能的特征通常将时钟控制触发器分为RS触发器、d触发器、JK触发器、t触发器等几种类型。 5.6触发逻辑功能及其描述、逻辑功能描述描述、触发状态和原态、输入信号之间的逻辑关系的描述方法包括特性表(真值表)、特性方程式、状态转移图、波形图等。此外，关于电路结构和逻辑功能的触发方式及其表现方法，将43，2、特征方程式Qn 1=D3、状态转移图、记述触发的状态转移关系和转移条件的图形称为状态图，另一方面，将d触发器1.D触发状态真值表、44，2、JK触发器、1.JK触发真值表、45， 2 .特征方程式JK触发器的特征方程式包括3、状态转变图、46三、以及t触发器JK触发器的两个输入端j和k，如果连接的输入端j和k用t表示，则构成t触发器。 1 .真值表47、2 .特征方程式t触发的特征方程式是3、状态转移图，t触发的输入控制端为T=1时，称为t 触发。 t触发器的特性方程式包括：48、4、RS触发器、1 .状态真值表、49、RS触发器功能表、50、2 .特性方程式RS触发器的特性方程式，式中SR=0是限制项。 3、状态转移图、51、触发功能的转移、1.JK触发转换到其他功能的触发(1)JKD，将JK触发和d触发的特性方程式比较：逻辑图：52、(2)JKt(t)t触发的特性方程式与JK触发的特性方程式比较： J=T，K=T。 如果T=1，则得到t触发器。 在53、2.d触发器中变换为其他功能的触发器，(1)DJK写d触发器和JK触发器的特性方程式：比较2式，绘制得：逻辑图。 54、(2)DT图(b )、(3) dt图(c )、55，典型的集成电路介绍，双上升沿d触发器，56，双下降沿J-K触发器，57，例如1 :时钟CP和输入信号d的波形图所示另外，在5.7应用实例中，如时钟CP波形图58，Q1，q 2，59，实例2中所示，试制每个触发器的输出端q的波形，并且如时钟CP波形图q的初始状态=0.60，61，实例3中所示，试制每个触发器的q端的波形，其中，输出端q的初始状态Qn=0。 62，63，总之，1 .应用触发器时，如果不特别注意触发方式，整个数字系统的动作容易变得异常。