微处理器系统结构与嵌入式系统设计.ppt

微处理器系统结构与嵌入式系统设计,第五章存储器系统,5.1存储器件的分类5.2半导体存储芯片5.3存储系统的层次结构存储系统的分层管理地址映射技术现代计算机的多级存储体系5.4主存储器设计存储芯片选型存储器芯片与CPU的连接地址译码技术存储芯片的组织形式存储器接口设计,决定芯片片选信号的实现,存储介质(存储原理)、读写策略(存取方式),基本结构（RAM、ROM）、性能指标,并行、多端口、联想（改善主存的访问速度和吞吐量）,2020/5/23,2,/54,第五章习题,作业：1017思考：19,2020/5/23,3,/54,高性价比安卓智能手机排行榜_热门促销智能手机推荐,高性价比安卓智能手机排行榜_热门促销智能手机推荐,第五章结束,按存储介质分类（不同的存储原理）,静态SRAM,动态DRAM,存取速度快，但集成度低，一般用于大型计算机或高速微机的Cache；,速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合（Cache）,集成度较高但存取速度较低，一般用于需较大容量的场合（主存）。,2020/5/23,5,/54,按读写策略分类（不同的存取方式）,按数据访问方式分并行存储器(ParallelMemory)串行存储器(SerialMemory)按数据存取顺序分随机存取（直接存取）可按地址随机访问；访问时间与地址无关；顺序存取(先进先出)FIFO、队列(queue)堆栈存储先进后出(FILO)/后进先出(LIFO)；向下生成和向上生成；堆栈指针SP；,2020/5/23,6,/54,堆栈的生成方式,2020/5/23,7,/54,堆栈建立与操作示例,堆栈段起始地址,栈底及初始栈顶,（a）向下生成堆栈的建立及初始化,（b）入栈操作（实栈顶）,（c）出栈操作（实栈顶）,8086PC/XT微机,静态RAM的六管基本存储单元,集成度低，但速度快，价格高，常用做Cache。,T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。,行选择线有效（高电平）时，A、B处的数据信息通过门控管T5和T6送至C、D点。,行选择线,列选择线,列选择线有效（高电平）时，C、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。,2020/5/23,9,/54,动态RAM的单管基本存储单元,集成度高，但速度较慢，价格低，一般用作主存。,电容上存有电荷时，表示存储数据A为逻辑1；行选择线有效时，数据通过T1送至B处；列选择线有效时，数据通过T2送至芯片的数据引脚I/O；为防止存储电容C放电导致数据丢失，必须定时进行刷新；动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。）,刷新放大器,2020/5/23,10,/54,RAM芯片的组成与结构（一）,该RAM芯片外部共有地址线L根，数据线N根；该类芯片内部采用单译码（字译码）方式，基本存储单元排列成M*N的长方矩阵，且有M=2L的关系成立；,存储芯片容量标为“M*N”（bit）,2020/5/23,11,/54,RAM芯片的组成与结构（二）,该RAM芯片外部共有地址线2n根，数据线1根；该类芯片内部一般采用双译码（复合译码、重合选择）方式，基本存储单元排列成N*N的正方矩阵，且有M=22n=N2的关系成立；,存储芯片容量标为“M*1”（bit）,2020/5/23,12,/54,静态RAM芯片的引脚特性,从三总线的角度看：,1.地址线数目A、数据线数目D与芯片容量（MN）直接相关：,2A=M,D=N,2.控制信号应包括：片选信号和读/写信号,所以，6264容量：21388K8,可见6264为RAM芯片,7,13/42,2020/5/23,13,/54,固定掩膜ROM,基本存储单元用单MOS管构成。存储单元的编程是在生产芯片的过程中完成的。生产厂家用一掩膜确定是否将单管电极金属化接入电路，未金属化接的单管存信息1，已金属化的单管存信息0。P147图5-124X4位掩膜MOS管ROM示意图,基本存储单元是用双极型三极管构成。采用熔断金属丝串接在三极管的发射极上，出厂时熔丝是完整的，存有信息“0”。编程时若要存入信息“1”则可用编程写入器将熔丝烧断。PROM只能一次编程写入。,编程时VCC和字线电压提高,可编程只读存储器PROM,2020/5/23,15,/54,紫外线可擦除ROM(UVEPROM),基本存储单元由浮栅雪崩注入的FAMOS器件构成。初始浮栅未注入电子，位存储“1”编程使浮栅注入电子，位存储“0”光照使浮栅电子消失，位存储“1”擦除约需20至30分钟。EPROM可多次光擦多次编程,2020/5/23,16,/54,石英玻璃窗口,EPROM应用过程,将源程序文件汇编为机器码文件将机器码文件数据用编程器写入EPROM芯片将EPROM芯片装入系统运行调试若程序有问题从系统中取出EPROM芯片用紫外线擦除器清EPROM芯片数据修改源程序功能重复上述过程，完成程序功能,基本存储单元由控制栅隧道效应MOS管构成。初始电子未注入浮栅，位存储“1”编程使电子经隧道注入浮栅，位存储“0”编程使电子从浮栅泄放，位存储“1”擦除可以按字节分别进行。字节的编程和擦除只需10ms。可多次电写入和多次电擦除.,电可擦除的ROM(EEPROM),2020/5/23,18,/54,E2PROM应用过程,将E2PROM芯片装入系统将源程序文件汇编为机器码文件将机器码文件数据在线写入E2PROM芯片若程序有问题修改源程序功能重新在线下载机器码数据到E2PROM芯片重复上述过程，完成程序功能,快闪存储器(FlashMemory),由单管构成基本存储单元。若浮空栅上保存有电荷，则存储信息“0”；若浮空栅上没有电荷，则存储信息“1”。,2020/5/23,20,/54,属于ROM存储器，但又具有RAM可随时读写的功能。,可按字节、区块或页面快速擦除和编程。可实现在线编程与擦除。,半导体存储器芯片的性能指标,存储容量,注意存储器的容量以字节（B）为单位，而存储芯片的容量以位（b）为单位。,2020/5/23,21,/54,存储容量=NM,N：半导体存储器芯片有多少个存储单元，单元寻址与地址线有关。M：每个存储单元中能存放多少个二进制位，二进制数位的传送与数据线有关。,存储容量的常用单位,字节B（Byte）千字节KB（KiloByte）兆字节MB（MegaByte）吉字节GB（GigaByte）,二.存取速度(存取时间）,向存储器单元写数据所需时间，从存储器单元读数据所需时间。以ns为单位，也可用存取时间Ta、存取周期Tm和存储器带宽Bm等表示。,常用单位的换算,1KB=1024B1MB=1024KB1GB=1024MB1TB=1024GB,三.功耗,存储器单元的功耗W/单元存储器芯片的功耗mW/芯片,四.可靠性,可用平均故障间隔时间来衡量,五.工作电源与存储器芯片类型有关,TTL器件，工作电源为+5VMOS器件，工作电源为+3V+18V,六.价格（成本）价格公式（CE）/S元/位,C存储器芯片价格E所需外围电路价格S存储器芯片字节容量,单片容量大的存储器芯片相对成本低存取时间长的存储器芯片相对成本低无外围电路的存储器芯片相对成本低,存储器分层结构,设计目标整个存储系统速度接近M1而价格和容量接近Mn二.操作策略映像规则：用于确定一个新的块（页）被调入本级存储器时应放在什么位置上。查找规则：用于确定需要的块（页）是否存在本级存储器中以及如何查找。替换规则：用于确定本级存储器不命中且已满时应替换哪一块（页）。写规则：用于确定写数据时应进行的操作。,2020/5/23,24,/54,多层存储子系统,存储器的地址映射,地址映射也叫地址重定位，指将用户程序中的逻辑地址，转换为运行时机器可直接寻址的物理地址。,有效地址、虚拟地址,分页技术页是信息的物理单位，与源程序的逻辑结构无关；页长由系统确定，大小固定，用户不可见；页面只能以页大小的整倍数地址开始，页一般不能共享；分段技术段是信息的逻辑单位，由源程序的逻辑结构所决定；段长由用户确定（用户可见），大小不固定；段可从任意地址开始，段内连续编址，段间不一定连续；,2020/5/23,25,/54,虚拟地址物理地址,MMU地址映射表,程序空间、逻辑地址空间,实存空间、硬件地址空间,分页,映射,分页技术：页的大小固定；虚拟地址到物理地址；,分段技术：段的大小可变；逻辑地址到物理地址；,分段管理逻辑地址到物理地址的转换,段表起址段长,段表寄存器,10340,2100,段号,段内地址,段号,0,1,2,+,+,内存物理地址,先将总的段长与段号进行比较，若段号段长，则会产生越界中断,现代计算机的四级存储结构：寄存器Cache主存辅存,其中：cache-主存结构解决高速度与低成本的矛盾；主存-辅存结构利用虚拟存储器解决大容量与低成本的矛盾；,2020/5/23,29,/54,现代计算机中的多级存储器体系结构,寄存器组特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。组成：一组彼此独立的Reg，或小规模半导体存储器。RISC：设置较多Reg，并依靠编译器来使其使用最大化。Cache高速小容量(几十千到几兆字节)；借助硬件管理对程序员透明；命中率与失效率；主（内）存编址方式：字节编址信息存放方式：大/小端系统、对齐方式辅（外）存信息以文件(file)的形式存放，按块为单位进行存取。虚拟存储技术,2020/5/23,32,/54,Cache技术和虚拟存储器技术,相同点：以存储器访问的局部性为基础；采用的调度策略类似；对用户都是透明的；,不同点：划分的信息块的长度不同；Cache技术由硬件实现，而虚拟存储器由OS的存储管理软件辅助硬件实现；,33/42,Cache块：864字节虚拟存储器块：512几十K个字节,2020/5/23,33,/54,2020/5/23,34,/54,小端格式(smallendianness)：高字节存放于存储器的高地址单元;,不同宽度数据的存储方式,按整数边界对齐存储可以保证访存指令的速度,按任意边界对齐存储可以保证存储空间的利用,2020/5/23,35,/54,内存储器系统的设计,芯片存储容量（N字线、M位线）系统存储空间与芯片数（T芯片数）,系统存储空间与存储器芯片,NM（单位bit）NM/8（单位Byte）,T=总容量（Byte）/（NM）/8（bit）,注：地址线与字线的关系：字线=2地址线,例:用2114SRAM组成4KB系统RAM单片容量=NM=1024*4=4Kb=0.5KB所需片数=4KB/0.5KB=8片,内存储器系统的设计,存储器设计时应考虑的几个问题存储芯片的选用存储器与CPU的连接地址的分配片选控制,内存储器系统的设计,存储器芯片的选择,芯片类型及容量选择,根据计算机存储系统容量选择芯片型号根据存储系统需求选择ROM、RAM容量根据存储系统特点选择EPROM、EEPROM、SRAM、DRAM,PC机中：ROM存储监控程序（BIOS）RAM存储应用程序及数据,单片机中：ROM存储控制程序RAM存放数据,根据计算机系统对功耗的要求选择存储芯片存储芯片的功耗和价格有关,芯片功耗选择,根据CPU读写速度选择合理的存储芯片存储芯片的读写速度和价格有关,芯片速度选择,内存储器系统的设计,内存储器系统的设计,例如：PC/XT机内存储器系统的配置,RAM区ROM区,主板上的256KBSRAM插板上的484KBSRAM显示缓存128KBSRAM,可扩展的24KBEPROMBASIC解释程用32KBEPROMBIOS用8KBEPROM,内存储器系统的设计,存储器芯片与CPU的连接,连接线,地址总线AB、数据总线DB、控制总线CB,CPU的地址、数据线与存储器的地址、数据线的连接CPU的地址线、控制线与存储器的片选线的连接CPU的读/写控制线与存储器的读/写控制线的连接,内存储器系统的设计,连接时应注意的问题：,CPU总线的负载能力存储器与CPU的速度匹配片选问题,内存储器系统的设计,RAM芯片与CPU芯片的连接,CPU芯片,RAM芯片,A0An,A0An,译码器,/CE,An+1A19,D0D7,D0D7,/OE,/WE,/WR,/RD,内存储器系统的设计,ROM芯片与CPU芯片的连接,CPU芯片,ROM芯片,A0An,A0An,译码器,/CE,An+1A19,D0D7,D0D7,/OE,/RD,内存储器系统的设计,存储器芯片的片内地址线和片选地址线,设CPU芯片的地址线为A0A15设存储器芯片的地址线为A0A9CPU供给存储器的片内地址线为A0A9CPU供给存储器的片选地址线为A10A15,地址图,片选地址线,片内地址线,内存储器系统的设计,存储器芯片片内地址线的特点存储器芯片片选地址线的特点,片内地址线的电平值从全0到全1能选中存储器芯片的所有存储单元,产生所选存储器芯片的片选控制信号在访问芯片所有存储单元时，控制信号保持,注：CPU的低位地址线直接接存储器芯片的片内地址线CPU的高位地址线经译码器后接存储器芯片的片选线,内存储器系统的设计,存储器芯片片选控制方式,线选法部分译码法全译码法,CPU的某条片选地址线直接接存储器芯片的片选端特点：各存储器芯片地址范围不连续,CPU的部分片选地址线参加译码输出控制片选端特点：一个存储器单元有多个地址值,CPU的全部片选地址线参加译码输出控制片选端特点：一个存储器单元仅有一个地址值,内存储器系统的设计,线选法的应用,例由Z80CPU与1KBROM、1KBRAM构成的计算机系统方框图如下，用线选法求出ROM、RAM在内存储器系统中的地址范围,DBA12A11Z80CPUAB,1KBROM/CE,1KBRAM/CE,A0A9,D0D7,内存储器系统的设计,芯片存储量与片内地址、数据线存储器芯片与CPU的片选地址线,ROM存储量1KB地址线A0A9、数据线D0D7RAM存储量1KB地址线A0A9、数据线D0D7,A11控制RAM芯片的片选端/CEA12控制ROM芯片的片选端/CE其余地址线未用,内存储器系统的设计,1KBROM芯片存储范围图,当A15、A14、A13、A10=0000时IKBROM存储范围为0800H0BFFH当A15、A14、A13、A10=1111时IKBROM存储范围为EC00HEFFFH由于有4条地址线未参加译码,每个存储单元的地址重码24=16个,内存储器系统的设计,1KBRAM芯片存储范围图,当A15、A14、A13、A10=0000时IKBRAM存储范围为1000H13FFH当A15、A14、A13、A10=1111时IKBRAM存储范围为F400HF7FFH由于有4条地址线未参加译码,每个存储单元的地址重码24=16个,内存储器系统的设计,线选法优、缺点,优点缺点,无存储器芯片片选译码器硬件电路简单,较多使用片选地址线各存储芯片地址范围不连续仅用部分片选地地线，存储单元有重复地址不能扩展内存储器,内存储器系统的设计,部分译码法的应用,例由Z80CPU与1KBROM、1KBRAM构成的计算机系统方框图如下，用部分译码法，求出ROM、RAM在内存储器系统中的地址范围,DBA10Z80CPUAB,译码器,1KBROM/CE,1KBRAM/CE,内存储器系统的设计,芯片存储量与片内地址、数据线内存储器容量与CPU地址线,ROM、RAM存储量1KB地址线A0A9、数据线D0D7,存储量2KB需要11条CPU地址线地址线A0A9为存储芯片的片内地址线地址线A10为部分片选地址线,注：译码器为一个逻辑非门,内存储器系统的设计,部分译码法的应用,1KBROM芯片存储范围图,当A15、A14、A13、A12、A11=00000时IKBROM存储范围为0000H03FFH当A15、A14、A13、A12、A11=11111时IKBROM存储范围为F800HFBFFH由于A11A15共5条地址线未参加译码,每个存储单元的地址重码25=32个,内存储器系统的设计,部分译码法的应用,1KBRAM芯片存储范围图,当A15、A14、A13、A12、A11=00000时IKBRAM存储范围为0400H07FFH当A15、A14、A13、A12、A11=11111时IKBRAM存储范围为FC00HFFFFH由于A11A15共5条地址线未参加译码,每个存储单元的地址重码25=32个,若选择A11作译码输入,1KBROM芯片存储范围图,1KBRAM芯片存储范围图,范围为0000H04FFH,范围为0800H0BFFH,内存储器系统的设计,部分译码法优、缺点,优点缺点,仅用存储系统所需的最少片选地址线最小的译码器电路,若合理选用片选地址线，存储芯片地址范围连续若错误选用片选地址线，存储芯片地址范围不连续仅用部分片选地地线，存储单元有重复地址不能扩展内存储器,内存储器系统的设计,全译码法中常用的地址译码芯片,定义：有N条输入线，则有2N条输出线，且输出线中仅1线为H（L）其余为L（H）。,类型：12译码器，74LS04（反相器）24译码器，74LS13938译码器，74LS138416译码器，74LS154,内存储器系统的设计,38译码器74LS138,A、B、C共3条,输入线,输出线,片选线,/Y0/Y7共3条,G1、/G2A、/G2B（E3、/E1、/E2）,内存储器系统的设计,38译码器真值表（片选有效）,内存储器系统的设计,38译码器真值表（片选无效）,内存储器系统的设计,全译码法的应用,例（P173页）由Z80CPU与8KBROM、4KBRAM构成的计算机系统方框如图5-44所示，用全译码方式，求出ROM、RAM在内存储器中的地址范围。,选用芯片：EPROM2732（4K8）、SRAM6116（2K8）,内存储器系统的设计,芯片存储量与片内地址、数据线ROM2732存储量4KB=212B地址线（12条）A0A11、数据线D0D7RAM6116存储量2KB=211B地址线（11条）A0A10、数据线D0D7内存储器容量与CPU地址线存储量12KB其中ROM2732为8KB，用2片2732RAM6116为4KB，用2片6116CPU地址线A0A15全用,内存储器系统的设计,存储量芯片的片选控制3-8译码器的片选控制（允许）,A12、A13、A14经38译码器产生片选控制/Y0控制2732（1）/Y1控制2732（2）/Y2=L且A11=L时，控制6116（1）/Y2=L且A11=H时，控制6116（2）,A15/G2A=L/MREQ/G2B=L（存储器/IO选择线）VccG1,内存储器系统的设计,ROM2732（1）芯片存储范围图,A15=0且A14、A13、A12=000时/Y0=L，2732（1）片选有效2732（1）芯片存储范围为0000H0FFFH,内存储器系统的设计,ROM2732（2）芯片存储范围图,A15=0且A14、A13、A12=001时/Y1=L，2732（2）片选有效2732（2）芯片存储范围为1000H1FFFH,内存储器系统的设计,RAM6116（1）芯片存储范围图,A15=0且A14、A13、A12=010时/Y2=L当/Y2=L且A11=0时，6116（1）片选有效6116（1）芯片存储范围为2000H27FFH,内存储器系统的设计,RAM6116（2）芯片存储范围图,A15=0且A14、A13、A12=010时/Y2=L当/Y2=L且A11=1，6116（2）片选有效6116（2）芯片存储范围为2800H2FFFH,内存储器系统的设计,问题：若2732（1）的地址范围为4000H4FFFH2732（2）的地址范围为5000H5FFFH6116（1）的地址范围为7000H77FFH6116（2）的地址范围为7800H7FFFH应怎样画出电路?,内存储器系统的设计,存储器芯片片选控制,存储芯片,存储模块,存储体,位扩展：因每个字的位数不够而扩展数据输出线的数目。字扩展：因总的字数不够而扩展地址输入线的数目。,内存储器系统的设计,存储器芯片的位扩展,例如：用64K1bit的芯片扩展实现64KB存储器,进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（8bit宽度）。,内存储器系统的设计,存储器芯片的字扩展,如：用8K8bit的芯片扩展实现64KB存储器,进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线片选线,存储芯片的字、位同时扩展,用16K4bit的芯片扩展实现64KB存储器,首先对芯片分组进行位扩展，以实现按字节编址；,其次设计个芯片组的片选进行字扩展，以满足容量要求；,内存储器系统的设计,AB、DB、CB总线与存储器芯片的连接,AB地址总线的连接根据存储器芯片容量确定片内寻址地址线数量根据片选控制方式确定剩余地址线的使用方法,DB数据总线的连接根据存储器芯片单元存储位数选择连接方式,CB控制总线的连接存储器、I/O选择控制线参加片选译码读/写控制线/RD、/WR接存储器芯片对应引脚,两级物理地址译码方案,读/写控制信号、数据宽度指示信号、传送方式指示信号，等,2020/5/23,77,/54,假设某系统地址总线宽度为20bit，现需要将0C0000H0CFFFFH地址范围划分为8个同样大小的地址空间，提供给总线上的8个模块，试设计相应的译码电路。,全译码电路的实现,部分译码方式,最高段地址不参与译码，将会因此存在地址重叠，且模块地址不连续。,80/42,2020/5/23,80,/54,练习:分析图中74LS138各输出端的译码地址范围。,2020/5/23,81,/54,三种译码方式的比较,全译码系统所有地址线全部都应该参与译码：低