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文档简介

.,第七章传输门和动态逻辑设计,7.1基本概念7.2CMOS传输门逻辑7.3动态D锁存器和D触发器7.4多米诺逻辑,.,7.1基本概念,传输管任务：当门处于导通状态时，将一个输入信号保持不变地传递到输出节点当门关闭时，输出进入高阻态并保持其先前的值端口：一个输入，一个输出，用来控制器件是否开启的第三个端口,.,NMOS和PMOS传输管结构,.,NMOS和PMOS传输管结构（续）,.,NMOS传输门的结构,.,NMOS传输门的结构（续）,.,PMOS传输门的结构,.,时钟馈通,.,电容馈通的动态电路效应,.,动态电荷共享,.,电荷共享的例子,例：计算下图中，下列情况下由于电荷共享效应导致V1和V2的最终电压值，采用0.13m工艺参数。C1=100fF，C2=20fF，V1=0，V2=1.2VC1=20fF，C2=20fF，V1=0，V2=1.2VC1=20fF，C2=100fF，V1=0，V2=1.2V,.,电荷丢失的途径,电荷丢失的四种途径：电荷共享电荷泄漏源/漏极结的反偏泄漏电流（电流较小，取决于结面积）亚阈值电流电容性耦合引起的噪声注入粒子撞击,.,7.2CMOS传输门逻辑,.,对低电平和高电平信号的传输,.,使用CMOS传输门的多路器,.,用CMOS传输门实现异或门和同或门,.,两级和单级的多路器,.,多路器形式逻辑的错误情况,.,多路器形式逻辑的错误情况（续）,.,使用CMOS传输门实现或功能和与功能,.,用传输门实现功能,.,用传输门实现功能（续）,.,传输门和标准门的组合,.,CMOS传输门的RC模型,.,上升和下降情况下NMOS和PMOS的导通电阻,.,传输门的导通电阻,传输VDD时，传输门单位尺寸的NMOS和PMOS并联的等效电阻：传输0V时，传输门单位尺寸的NMOS和PMOS并联的等效电阻：传输门的导通电阻：,.,关断和导通状态下的传输门电容,.,有驱动和负载的传输门,.,传输门构成的多路器1的路径延迟,.,传输门构成的多路器2的路径延迟,.,传输门的逻辑强度计算,.,3X传输门的逻辑强度计算,.,驱动CMOSTG的与非门的逻辑强度,.,7.3动态D锁存器和D触发器,简单D锁存器的演进,.,使用传输门实现的CMOSD锁存器,.,实现D锁存器的CMOS典型电路,.,正沿触发的D型触发器,.,7.4多米诺逻辑,从静态门到动态门的演化,.,动态门的实现,例：用动态逻辑实现一个3输入或非门，并解释它是如何工作的。调整晶体管尺寸使其与传统的CMOS反相器具有相同的延迟（PMOS8:2，NMOS4:2）。,.,动态门的一般结构,.,动态门之间的连接,.,动态门之间的连接,.,多米诺门的级联,.,用多米诺逻辑实现加法器功能,例：在多米诺逻辑中实现功能。假设可以作为门的稳定输入。,.,静态门和动态门逻辑强度的比较,.,多米诺逻辑的局限性,多米诺逻辑的主要问题：由于电容上电荷的丢失而可能使逻辑发生混乱,.,多米诺逻辑中电荷共享的例子,.,用保持器最小化
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