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.,第六章高速CMOS逻辑设计,6.1绪论6.2转变时间分析6.3负载电容的详细计算6.4斜波输入情况下改善延迟计算6.5针对最佳路径延迟确定门的尺寸6.6用逻辑强度优化路径,.,6.1绪论,传播延迟的各种定义,.,上升和下降时间的定义,.,6.2转变时间分析,.,6.2转变时间分析,.,未考虑速度饱和效应时的CMOS门尺寸,.,速度饱和的堆叠器件,.,考虑速度饱和时的与非门和或非门的晶体管尺寸,.,6.3负载电容的详细计算,Cload=Cfanout+Cself+Cwire,.,门扇出电容,Cfanout=CG,CG=CGp+2COL+CGn+2COL,CG=CoxLWp+2ColWp+CoxLWn+2ColWn=(CoxL+2Col)(Wn+Wp),CGp,CGn,.,门扇出电容,对于0.13m工艺，CoxL=1.610-6F/cm20.1m=1.6fF/mCol=0.25fF/m定义Cg为：Cg=CoxL+2Col=1.6fF/m+20.25fF/m=2fF/m即薄氧化层和交叠电容引起的全部电容总和大约为2fF/m,.,门扇出电容,对于一个反相器：对于N个不同的反相器：对于与非门、或非门，及其它复杂门：,.,自身电容计算,.,使用米勒效应处理交叠电容,.,自身电容,Cself=CDBn+CDBp+2COL+2COL=CjnWn+CjpWp+2Col(Wn+Wp)=Ceff(Wn+Wp)对于0.13m工艺，平均结电容大约为0.5fF/m，交叠电容大约为0.25fF/m，因此单位宽度有效电容Ceff为：Ceff=Cj+2Col0.5fF/m+20.25fF/m1fF/m,.,或非门的自身电容,.,三输入与非门的电容计算,例：对于图中的三输入与非门，确定在阶跃输入时最坏情况下的输入和输出处的电容构成。用参数项W，Cg和Ceff表示结果。仔细考虑共用的源/漏区。,.,传播延迟依赖于A、B和C的到达时间,.,连线电容,负载电容的第三部分是连线电容或称互连电容：Cwire=CintLW=0.2fF/m(连线长度),.,反相器的电容计算,例：一个CMOS反相器上拉器件的尺寸为8:2，下拉器件的尺寸为4:2。它驱动4个同样的反相器。使用0.18m工艺参数计算负载电容，假设连线电容可以忽略。,.,6.4斜波输入情况下改善延迟计算,.,作为Vout和Vin函数的反相器输出电流,.,简化的反相器输出电流与Vout和Vin的函数关系,.,阶跃输入和斜波输入的延迟计算,.,阶跃输入和斜波输入的延迟计算,.,阶跃输入和斜波输入的延迟计算,如果，那么：,.,斜波输入的反相器链延迟,.,斜波输入的反相器的延迟,例：(a)一个CMOS反相器的上拉器件尺寸为8:2，下拉器件的尺寸是4:2。它驱动4个同样的反相器。使用0.18m工艺参数计算这个反相器的延迟。假设是斜波输入并忽略连线电容。(b)假设为斜波输入，计算4个反相器构成的反相器链的延迟。考虑不同的上升和下降延迟的影响。,.,斜波输入的反相器的延迟,例：调整反相器尺寸可以使上升/下降延迟相等或者使传播延迟达到最小。考虑下图所示的4个反相器构成的链。假设所有的NMOS管尺寸为4，采用0.18m工艺参数，假设是斜波输入并忽略连线电容。按照如下的要求确定PMOS器件的尺寸：（a）使上升/下降延迟相等。（b）使通过反相器链的延迟最小。在这两种情况下通过这样4个反相器的延迟是多少？,.,6.5针对最佳路径延迟确定门的尺寸,确定反相器的尺寸，使之驱动一个大的电容负载,.,最优化路径延迟的问题,路径延迟=RiCi,.,反相器链延迟最优化,一个反相器的输入电容：Cin=Cg(Wn+Wp)=Cg(Wn+2Wn)=Cg(3Wn)NMOS器件的有效输出电阻：反映反相器固有特性的时间常数：,.,驱动一个负载的反相器的延迟,.,一个反相器的延迟,例：计算在0.13m工艺下，一个反相器的inv和inv。,.,反相器链尺寸的最优化,.,反相器链尺寸的最优化,依赖于反相器j尺寸的相邻的两个延迟项:为获得这两级的最佳延迟，取Dj对Wj的偏导数：,.,非门的串联链,.,不同值的延迟与扇出因子f的关系图,.,延迟最优化时的反相器尺寸,.,确定反相器链的最佳尺寸,例：计算一个三级反相器链的最佳反相器扇出比率f，设Cload=200fF，Cin=1fF。采用最佳阶数值重新计算f的值。然后，计算这两种情况下通过该反相器的延迟，假设inv=7.5ps，=0.5。,.,与非门的串联链,.,逻辑路径中串联的混合门,延迟最优化：,.,计算关键路径上最优化的门尺寸,例：找出下面电路中指定路径上的器件尺寸，以使延迟最优化。器件比例由下图中晶体管的比例决定。,.,6.6用逻辑强度优化路径,逻辑强度（LE）：逻辑门本征时间常量与反相器本征时间常量的比值反相器的逻辑强度：与非门的逻辑强度：或非门的逻辑强度：,.,6.6用逻辑强度优化路径,重写逻辑路径中串联的混合门的总延迟：,.,6.6用逻辑强度优化路径,.,6.6用逻辑强度优化路径,另一种计算LE的方法：设置反相器的延迟和逻辑门的延迟相等，然后取输入电容比设置相同的输入电容值，然后取延迟比,.,延迟相等时各个门的逻辑强度的计算,.,输入电容相等时各个门的逻辑强度的计算,.,一些简单门的逻辑强度值,逻辑强度LE是以输出驱动和输入负载特性的形式来评估门的,.,寄生参数项P,.,一些简单门的寄生参数项,.,用逻辑强度进行路径优化,例：用逻辑强度技术计算下面电路中指定路径上的最佳延迟，确定器件尺寸。inv=7.5ps。,.,逻辑强度的实际解释,.,偏斜反相器的LE,例：求下图中反相器的LE。,.,用逻辑强度优化路径,例：对于给定的逻辑电路，确定最佳的级强度。使用原理图中的归一化输入和输出电容，计算归一化的延迟和门的尺寸。,.,设计一个8输入的与门,例：设计一个8输入的与门，要驱动200fF的负载而输入电容限制在20fF。以下两种结构中哪种速度快？,.,分支强度,包括分支的总路径强度：LE是逻辑强度，BE是分支强度，FO是扇出比,.,分支强度,例：选择门的尺寸，使通过图中所示路径的延迟最小。Cin=1fF。,.,旁路负载,例：计算下面逻辑门电路w，x和y的尺寸，以使延迟最小。假设A=8，B=64。其中，A应该视为旁路负载。,.,6.4作业,.,6.6,.,.,6.9,.,6.10,.,6.11,.,6.12,.,6.13,.,6.13,.,Theadditionalstagescanbeimplementedasinvertersattachedattheinput.,Tomini