等精度频率测量.ppt

电子技术综合设计，等精度测频，石，等精度频率计设计。这里完成的设计项目可以达到以下目标：(1)频率测试功能：频率测量范围：0.1赫兹 100兆赫。频率测量精度：频率测量的全局相对误差总是百万分之一。(2)脉宽测试功能：测试范围为0.1s1s 1s，测试精度为0.01s。(3)占空比测试功能：测试精度1% 99%。频率测量、周期测量、相位测量、脉冲宽度测量、0.01秒、0.1秒、1秒、10秒、频率测量(1兆赫的高频测量)、频率定义：一种物质在一秒内完成周期变化的次数称为频率，或一种物质在单位时间内完成振动的次数。fx=N/T，测量周期(低频测量)，测量误差= n/n fc/fc = f/f第一项是计数误差，第二项是晶振误差f=1MHz，门T=1s，=10-6f=500kHz，=10-6，然后T=N/f=2sF=10Hz，=10-6，然后T=N/f=10-6/10=100000s，12.1等精度频率计等精度频率法测量误差Nx计数无误差，ns相差最多一个脉冲fx=fs * nx/Nsfxe=fs * nx/(ns 1)相对误差=(fxe-FX)/fxe=1/NS1/Nns=t * fs测量误差与测量信号频率无关，只是与Ns相关的门时间越长，标准频率越高，测量相对误差越小。 在预置门时间Tpr中设定的被测信号计数值为Nx，对于标准频率信号计数值为Ns，以下公式成立：12-1，不难得到被测频率为：12-2，图12-3频率计测控时序，由现场可编程门阵列(FPGA/CPLD)开发的VHDL设计，占空比=12-3，库IEEE示例12-1】；-恒定精度频率计使用美国电气和电子工程师学会。标准逻辑1164。全部；美国电气和电子工程师学会。标准逻辑无符号。全部；ENTITYGWDPBISPORT(BCLK : INSTD _ LOGIC；-时钟1标准频率时钟信号TCLK:INSTD _ LOGIC-待测试的频率时钟信号CLR:INSTD _ LOGIC-清除并初始化信号CL:INSTD _ LOGIC-预设门控制SPUL:INSTD _ LOGIC-频率测量或脉冲宽度测量控制启动START:OUTSTD _ LOGIC事件EEND:OUTSTD _ LOGIC-当从低电平变为高电平sel : instd _ logic _ vector(2 down变为0)时，指示脉冲宽度计数结束；-多重选择控制数据： outtd _ logic _ vector(7至0)；-位数据读出ENDGWDVPB下一页，architecteebehavofgwdvpbissignalbzq，tsq : STD _ logic _ vector(31 down to 0)；-标准计数器/频率计数器SIGNALENA，PUL:STD _ LOGIC _ logic-计数使能/脉冲宽度计数使能信号ma、clk1、clk2、clk:std _ logic信号1，Q2，Q3，逻辑；信号： TD _ LOGIC _ VECTOR(1 DOWNTO 0)；BEGISTART0)；ELSIFBCLKEVENTANDBCLK=1 TENIFBENA=1 TENBZQ=BZQ 1；ENDIFENDIF结束进程；Tf:流程(tclk、clr、ENA)-待测试的频率计数器，频率计数器下页，BEGINIFCLR=1 TENTSQ0)；elsiftclkeventadtclk=1 tenifena=1 tentsq=TSQ 1；ENDIFENDIF结束进程；过程(TCLK，CLR)-计数控制使能，CL是一个预置的门控制信号，并同时作为正和负脉冲宽度测试控制信号BEGINIFCLR=1 ENANA=0；elsiftclkeventadtclk=1 enena=CL；ENDIF结束进程；MA=(TCLKANDCL)ORNOT(TCLKORCL)；-脉冲宽度测量逻辑CLK1=NOTMACLK2=MAANDQ1CLK3=NOTCLK2SS=Q2下页，dd:process (clk3，clr)begin ingfclr=1 senq 3=0；ELSIFCLK3EVENTANDCLK3=门3=1；ENDIF结束进程；PUL=1WHENSS=10 否则-当SS=10 时，PUL为高，允许标准计数器计数，0；-禁止计数EEND=1 WHENSS= 11 否则-当EEND为低时，表示计数正在进行，从低电平变为高电平0；-当计数结束时，可以从标准计数器BENA=BENA=ENAHENSPUL=1ELSE-标准计数器时钟使能控制信号读取数据，当SPUL为1时，测量频率PULVENSPUL=0ELSE-当SPUL为0时，测量脉冲宽度和占空比PULENDbehav在使用单片机进行统一调整之前，应直接测试用例12-1程序下载的现场可编程门阵列。如果