CMOS模拟集成电路设计_ch9运算放大器

CMOS模拟集成电路设计,运算放大器,提纲,2020/5/24,2,提纲,1、概述2、一级运放3、两级运放4、增益的提高5、共模反馈6、输入范围限制7、转换速率8、电源抑制9、运放的噪声,概述,2020/5/24,3,1、概述,“运算放大器（运放）”高增益的差动放大器,理想运放的基本特点开环差模电压增益共模抑制比开环输入电阻开环输出电阻0开环带宽没有温飘,“虚短”,输入电流为0,“OPAMP”,概述,2020/5/24,4,1.1性能参数,增益,小信号带宽3dB带宽；单位增益带宽；增益带宽积（GB）,大信号带宽,输出摆幅,线性,噪声与失调,电源抑制,转换速率（slewrate）,稳定时间（settlingtime）ts,一级运放,2020/5/24,5,基本电路结构,增益,Vout,Vin,Amplifyingstage,2、一级运放,一级运放,2020/5/24,6,But输出摆幅，极点,套筒式共源共栅运放（telescopiccascodeopamp）,一级运放,2020/5/24,7,输入输出很难短接,为保证M2和M4饱和,套筒式共源共栅运放（telescopiccascodeopamp）,一级运放,2020/5/24,8,设计实例,设计全差动套筒式运放，该运放的性能指标为：VDD=3V，差动输出摆幅=3V，功耗=10mW，电压增益=2000。假定nCox=60A/V2，pCox=30A/V2，n0.1V-1，p0.2V-1（有效沟道长度为0.5m时），=0，VTHN|VTHP|=0.7V。,解：1、从功率预算出发，确定工作电流,2、根据输出摆幅，分配过驱动电压（OD）,3、根据I和OD，由公式,得到各管尺寸，（最小栅长）,一级运放,2020/5/24,9,Key：I，W/L,设计实例（续）,4、计算增益,得到Av=1416,如何Av，考虑,W；ID；(L)Av,例如，选择(W/L)5-8=1111m/1m则p0.1V-1，得到Av4000,5、满足最大输出摆幅，计算输入共模电平和偏置电压Vb1,2,注意和参数之间的关联与影响！,一级运放,2020/5/24,10,“折叠”结构输出摆幅,折叠共源共栅运放（foldedcascodeopamp）,一级运放,2020/5/24,11,增益：,比较于套筒式结构的增益：,增益小23倍,极点更加靠近原点,由于增加了M5上的CGD5和CDB5,折叠共源共栅运放（续）,一级运放,2020/5/24,12,采用NMOS作为输入器件,折叠点（X）对应的极点更低：由1/(gm3+gmb3)与X点总电容的乘积决定。,折叠共源共栅运放（续）,一级运放,2020/5/24,13,总之，对比于套筒式结构，折叠式共源共栅运放电压输出摆幅大；输入输出可以短接；输入共模范围大，输入共模电平可以接近VDD（NMOS输入管）或GND（PMOS作输入管）较大的功耗；较低的电压增益；较低的极点频率；较高的噪声；,折叠共源共栅运放（续）,设计时，在套筒式结构中，以下三个电压是必须确定的输入共模电平，PMOS,NMOS共源共栅管的栅极偏置电压。而在折叠式结构中，只有后两个电压的确定是严格的。,2020/5/24,14,3、两级运放,基本电路结构,增益,高增益需要频率补偿,增益的提高,2020/5/24,15,4、增益的提高,Gm，Rout,Rout,共源共栅结构,输出摆幅,反馈技术,提高信号通路上的输出电阻,调节型共源共栅,增益的提高,2020/5/24,16,高增益差动共源共栅级结构,增益的提高,2020/5/24,17,高增益差动共源共栅级结构（续）,提高负载通路上的输出电阻,共模反馈,2020/5/24,18,5、共模反馈,电路的失配使电路产生“共模误差”右图的pmos电流源做负载的电路的共模电平不容易确定失配使电流出现误差，进而影响晶体管的工作状态（脱离饱和区）CM不能通过差动反馈达到稳定。,CMFB：检测输出共模电平同一个参考电压比较将误差送回放大器偏置网络,共模反馈,2020/5/24,19,检测输出共模电平,R1和R2必须比输出电阻大很多，否则影响增益,电阻检测,源级跟随器,I1和I2以及R1和R2必须足够大，以避免当输出出现大摆幅时，M7,8“挨饿”（缺电流）,检测的共模电平比输出CM低VGS7,8,输出摆幅降低，比没采用源跟随器结构大约减小一个VTH,共模反馈,2020/5/24,20,检测输出共模电平（续）,深线性区的MOS管的共模检测,总电阻,必须保证M7和M8处于深线性区,M7的栅源电压必须远大于VTH，否则M7脱离深线性区（VP0）；,要超过两个过驱动电压，即限制了输出电压摆幅,共模反馈,2020/5/24,21,控制共模电平,Vout,CMVEIM3,4Vout,CM,如果环路增益大，则反馈网络迫使Vout,CM趋近VREF,当采用电阻检测方式时，,共模反馈,2020/5/24,22,控制共模电平（续）,Vout,CMIss1IM5,6Vout,CM,当采用电阻检测方式时，对于折叠cascode放大器，CMFB也可以控制输入差动对的尾电流源,？,共模反馈,2020/5/24,23,控制共模电平（续）,其中,令,缺点：Vout,CM是器件参数的函数Ron7|Ron8上的压降VP限制输出摆幅欲VPM7和M8C,反馈加到输入差动对的尾电流上（foldedcascodeopamp）,当采用深线性区的MOS管的共模检测时，,得到,共模反馈,2020/5/24,24,控制共模电平（续）,Vb的确定：通过一个电流镜来确定Vb，使ID9跟踪I1和VREF。,令,这样，当Vout,CM=VREF时，ID9=I1。,由于VDS15VDS9，沟道长度调制效益导致误差。增加M17和M18，保证VDS15VDS9,上述第二个问题可以通过把反馈加到输入差动对的尾电流上解决，但Vb？,输入范围限制,2020/5/24,25,6、输入范围限制,大的共模输入范围,在单位增益缓冲器中，输入摆幅等于输出摆幅,输入范围限制,2020/5/24,26,大的共模输入范围（续）,混合使用NMOS差动对和PMOS差动对,转换速率,2020/5/24,27,7、转换速率,转换速率（压摆率）：输入阶跃信号幅度很大时，实际的输出表现具有近似为常数的斜率，该常数定义为转换速率。,转换速率,2020/5/24,28,处理大信号时，运放工作于非线性区,转换速率限制大信号的工作速度,忽略被R1、R2抽取的电流,转换速率,2020/5/24,29,处理正弦信号V0sin0t,运放的转换速率必须超过V00,电源抑制,2020/5/24,30,8、电源抑制,电源抑制比（PSRR）：从输入到输出的增益除以从电源到输出的增益。,二极管连接的MOS管具有钳位作用，电源增益为1，因此低频时，,运放的噪声,2020/5/24,31,运放的噪声,套筒式运放的噪声,共源共栅器件产生的噪声可以忽略,运放的噪声,2020/5/24,32,折叠式运放的噪声,共源共栅器件产生的噪声可以忽略,运放的噪声,2020/5/24,33,折叠式运放的噪声比相应的套筒式的结构的噪声更大PMOS和NMOS电流源对噪声的贡献随它们的跨导正比例增加，因此，出现了噪声和输出摆幅之间的折中关系。二级（多级）运放的噪声主要由第一级决定，因为第二级以后的噪声在参照主要输入时，要除以前级的增益。,小结,2020/5/24,34,性能比较,一级运放设计实例,2020/5/24,35,一级运放设计实例（optional）,约束条件电源电压工艺温度,设计描述小信号增益频率响应输入共模范围（ICMR）输出摆幅转换速率功耗负载电容CL,关系方程,一级运放设计实例,2020/5/24,36,设计步骤1.由已知的CL并根据转换速率的要求（或功耗要求）选择ISS（I5）的范围；2.计算满足频率要求的Rout范围，否则，改变ISS；3.设计W3/L3（W4/L4）满足上ICMR（或输出摆幅）要求；4.设计W1/L1满足增益要求；5.设计W5/L5满足下ICMR（或输出摆幅）要求；6.若达不到设计要求，重复上述过程。,一级运放设计实例,2020/5/24,37,设计举例设计电流镜负载的MOS差分放大器：VDD=5V，SR10V/s，CL5pF，功耗1mW，电压增益=100，1VICMR4.5V,f-3dB100kHz。假定nCox=110A/V2，pCox=50A/V2，n0.04V-1，p0