高效除法器verilog实现

西北工业大学FPGA技术实验实验报告2(高效分频器)学院：软件和微电子学院学号：名称：全职：微电子学实验时间：2011.10.12实验位置：伊萨鲁335指导教师：王昭熙西北工业大学2010年10月一、实验目的和要求实验目的： 1。verilog语句语法掌握详细了解如何将条件语句应用于简单建模，并学习建模和仿真综合。熟练使用modelsim进行调试模拟。3.早期学会使用综合工具综合，熟悉synplify。为了进行实验，必须使用verilog实现被除数为8位、除数为4位的高效分频器。二、实验设备(环境)和要求ModelSim SE 6.2b和Synplify Pro 9.6.2三、实验内容和阶段1.实验的总体设计思路因为只有加法，除法在计算机上向左部分余数，加上除数补码或0，我们得到灵感，按照这种想法去做。整体的想法是，8个字(原是剩下的第4个，但这里的剩下的不仅仅起到剩下的作用，当中间变量从被除数最高的一个位置转移到剩下的位置时)，剩下的清除0，将被除数的最高位接合在丽水之后。此时，将余数和除数进行比较，如果余数大于除数，则两者之间的差异，如果余数小于除数，则该位置的份额记录为0。在继续下一步之前，将被除数的第二个高度继续连接到丽水后面，循环8次就可以了。最终结果是结果份额和残值的形式。算法流程图如下是否是否Start剩馀rem=0；供应商quo=0；I=7Rem=rem6:0，didi瑞迪斯quoI=0；Rem=remI=I-1；I0得到Quo，remquoI=1；I=I-1；rem=rem-dis；为了清楚地演示上述算法，以下示例：中，为了简单的持续时间，did (did)为4个字符，dis(除数)为2个字符，商人(quo)为4个字符，剩馀的(rem)为4个字符，did=0110，dis首先，将除数和常量为0的rem=0、quo=0和除数的最高位0连接到rem的最低位。此时，由于rem=0000B，rem小于除数dis=10，因此商quo3=0；以下是将did2连接到rem最低位的第二个计算：quo2=0，因为rem=0001，dis=10rem继续计算，将did1连接到rem最小位。此时，rem=0011，dis=100I=i-1)/8次循环BeginRem=remM-1:0，didI-1；/didi-1连接到rem后Quo=quo1/商人向左移动一个字符If(rem=dis) /接合后rem=除数dis beginquo=quo 1；/业务值自1 rem=rem-dis；/新的馀数将成为上一个剩馀扣减额endEndEndEnd /endEndmoduleTesebench包括： timescale 1ns/1nsModule divider _ benchreg733600did；reg:0dis；wire733600quo；wire733600rem；integer I；/控制被除数变更的整数integer j；/控制除数变更的整数Divider _ 8 _ 4d1 (did、dis、quo、rem、error)；/实例化InitialBeginfor(I=0)；I=255I=i 1) /被除数介于0和255之间Begindid=I；for(j=0)；J=15J=j 1) /除数从0变更为15# 1 dis=j；EndEndInitialBegin$ monitor ($ time， divident=% divisor=% d quotient=% d remainder=% d ，did，dis，quoEndInitialBegin# 1000 $ finish/停止1000ns上的模拟EndEndmodule四、实验结果和数据处理1.Modelsim模拟结果、波形图、代码复盖图等为了严格，我们对所有数值(did为0到255，dis为0到15)进行了一次测量，并在modeldim仿真结果中验证了程序的正确性。数据越多，选择的数据集就越少，以显示：上图显示了被除数、除数、误差、商人和馀数。当被除数为4的时候，除数为9，10，11，12，13，14，15的时候，每个数为0，剩下的数为9，10，11，12，13如果被除数为147，除数为1，2，3，4，5，6，7，则分别为147，73，49，36，29，24，21结果正确。上图中显示的代码复盖范围达到100%，非常好。2.整合结果、批量布线结果、关键路径、资源利用率等。使用Synplify Pro 9.6.2进行整合的结果如下图：所示由于布局和布线过程简单，因此缺省情况下很少使用。主要路径主要在testbench中开始输入初始值分配时间和除数的正确输入，因此程序简单地显示了资源利用率高。五、分析和讨论1.电路的功能是否正确、模拟是否适