存储器的校验PPT课件

.1、6、内存验证、编码错误更正、错误检测功能与编码的最小距离相关、L编码的最小距离、D错误检测的位数、更正C错误的位数、汉明码是具有错误更正功能的一位编码、4.2，1。编码的最小距离，两组法定代码之间二进制位数的最小差别，2，添加汉明码配置？位检测位，检测位位置？测试位值？2kn k 1，测试位的获取与该位所在的测试“组”中承担的奇偶操作相关，构成汉明码的3个元素，4.2，2。汉明码的构成，3，每个测试位Ci负责的测试团队独占2i-1，gi和gj团队占据2j-1，gi、gj和GL团队共同占据2i-1 2j-1 2l-1第一，4.2，4，示例4.4，n=4，2kn k 1，k=3，解释代码为：c1c2c 4，0，0101的解释代码为0101，4.2，0101，6，3。按照汉明码的纠错过程，形成了新的检测位Pi，包括添加3个字符(k=3)，新的检测位为P4P2P1。以K=3为例，如果由偶数验证组成的汉明码没有错误，则P1=0，P2=0，P4=0，C1，C2，C4，其位数与添加的检测位相关，4.2，7，没有错误，有错误，P4P2P1=110，需要第6个错误，即0101，因此发送的信息为0101。错误修复过程示例4.5，解决方案：4.2，8，练习2，p4p2p 1=100，4电位，可修正，异想天开的汉明码01011，4.2，9，7，使用高速设备，调整主存储结构，1 .单个多词系统，使用分层缓存主存储，增加存储带宽，4.2，10，2。多主体并行系统，(1)高交叉，4.2，顺序寻址，11，每个物件同时作业，4.2，主体编号，(1)高相交，12、4.2、(2)低交点，每个对象依次寻址，13，4.2，主体编号，(2)低交叉每个对象依次寻址，14，低交叉的特征是增加存储带宽，4.2，存储开始0，存储开始1，存储开始2，存储开始3，15，4.2，4个低交叉存储设置，访问周期t，总线传输周期设置管道访问必须满足t=4 。，连续阅读4个单词所需的时间为t (4-1) ，16，(3)内存控制部件(存储控制)，代码容易丢失的请求源，优先级最高，严重影响CPU操作的请求源，高优先级，4.2，17、4.2、3。在高性能存储芯片、(1)SDRAM和系统时钟的控制下，读取和写入CPU无需等待。(2) Rambus开发的rDRAM，主要是为解决内存带宽问题而开发的；(3)DRAM缓存的DRAM在DRAM的芯片上集成了由SRAM组成的缓存，有助于突发读取。18，4.3高速缓存内存、I、概述、1。提出避免CPU“空白”现象的问题，CPU和主存储(DRAM)的速度差异，较小的容量，低容量，程序访问的本地原理，19，2.Cache的工作方式；(1)主缓存和高速缓存的寻址，主缓存和高速缓存的大小相同，以块为单位，b为块长度，4.3，20、(2)命中和未命中、MC、主存储库发送到高速缓存，主存储库使用与高速缓存块相对应的标记记录与高速缓存块相对应的主高速缓存块号。基本块与缓存块不匹配。基本块不会传递到高速缓存。4.3，21，(3)缓存命中率，CPU尝试访问的信息的缓存百分比，命中率通常为4到8个字，块表示在访问周期内从主存储库中调出的信息的长度。CRAY_116正文交叉块长度16个单词；IBM 370/1684正文交叉块长度4个单词(64位4=256位)；4.3，22，(4)Cache-主存储系统的效率，效率e是命中率、缓存命中率h、缓存访问时间TC、主存储时间TM、4.3、23，3。Cache的基本结构，4.3，Cache交换机构，Cache存储，默认高速缓存地址映射转换机制，由CPU完成，读取，4.3，24，4。Cache的读写操作、读取、4.3、25、cache和主存储的一致性；4.3、写定制、回写；写操作中，数据同时写入Cache和主存储；写操作中，不写入主存储缓存数据写入作业时间为主要储存体的存取时间、读取作业不包括主要储存体的写入作业、更新原则更容易执行、写入作业时间为快取记忆体的存取时间、读取作业快取失败在资料交换时发生交换的情况下，交换的区块必须写回主要储存体。高速缓存复杂性增加，26，5。高速缓存增强功能、(1)高速缓存系列增加、片上