第9讲触发器和寄存器

1,数字逻辑,DigitalLogic,青岛理工大学,广义双语教学课程,课程网站211.64.192.58,2,习题参考答案,4-5,解：,设水位低于传感器时，水位传感器的输出为1，水位高于传感器时，水位传感器的输出为0。,真值表：,M1的卡诺图,M2的卡诺图,3,习题参考答案,如果利用约束项化简,逻辑图,如果不利用约束项化简,4-5,4,触发器和寄存器,第5章,Flip-flopsandRegisters,Indigitalcircuits,aflip-flopisatermreferringtoanelectroniccircuitthathastwostablestatesandtherebyiscapableofservingasonebitofmemory.,(1),5,5.1概述,分类1.按触发方式（电平触发，脉冲触发，边沿触发）；,功能：用于记忆1位二进制信号1.有两个能自行保持的稳定状态，可分别表示0和1；2.根据不同的输入信号可以置成0或1。,Flip-flopscanbeeithersimple(transparent)orclocked.,2.按逻辑功能（RS,JK,D,T）。,Simpleflip-flopscanbebuiltaroundapairofcross-coupledinvertingelements:vacuumtubes,bipolartransistors,fieldeffecttransistors,inverters,andinvertinglogicgateshaveallbeenusedinpracticalcircuitsperhapsaugmentedbysomegatingmechanism(anenable/disableinput).,触发器和锁存器,6,5.2锁存器Latch,Set：置位，置1,Reset：复位，置0,5.2.1基本RS锁存器SRLatch,锁存器是一类有两个稳定状态的暂存器件。锁存器有两个互补的输出端Q和。,ThefundamentallatchisthesimpleSRflip-flop,whereSandRstandforsetandreset,respectively.Itcanbeconstructedfromapairofcross-coupledNANDorNORlogicgates.,7,*,RS锁存器SRlatch,保持,现态,次态,8,保持,现态,次态,1,1,0,0,0,0,1,1,0,0,0,0,1,1,不定,SD、RD同时为1,SD、RD同时从1变0,进入不定状态,9,*,RS锁存器SRlatch,用与非门构成的基本RS锁存器,保持,特性表,不定,10,动作特点：在任何时刻，输入都能直接改变输出的状态。,例：,RS锁存器SRlatch,11,5.2.2门控RS锁存器,电路结构与工作原理,电平触发的触发器,1,0,1,1,保持,12,同步RS锁存器,电平触发的触发器,Thenameflip-flopwaslaterderivedfromthesoundproducedonaspeakerconnectedtooneoftheback-coupledamplifiersoutputsduringthetriggerprocesswithinthecircuit.,13,同步(门控)RS锁存器,异步置位端,异步复位端,Aflip-flopisusuallycontrolledbyoneortwocontrolsignalsand/oragateorclocksignal.Theoutputoftenincludesthecomplementaswellasthenormaloutput.Asflip-flopsareimplementedelectronically,theyrequirepowerandgroundconnections.,当CLK=0时可将触发器置位/复位,14,动作特点：在CLK=1的全部时间里，S和R的变化都将引起输出状态的变化。,同步RS锁存器,初始状态Q=0,15,5.2.3D型锁存器,16,5.3触发器的电路结构与动作特点,触发器有两个互补的输出端Q和。,触发器从一个状态转换到另一状态的过程称为翻转(Toggle)。,5.3.1脉冲触发的触发器,脉冲触发（Pulse-Triggered）的触发器一般是在时钟脉冲CP的高电平期间接收输入信号，但触发器的输出状态并不改变，到时钟脉冲从1变0的时刻（CP的下降沿）触发器才发生状态转换。,典型的脉冲触发方式的触发器有主从RS触发器和主从JK触发器。,17,脉冲触发的触发器pulse-triggered,电路结构与工作原理,1.主从RS触发器,提高可靠性，要求每个CP周期输出状态只能改变1次,CP,ClockPulse,CP,延迟输出,主触发器master,从触发器slave,18,主从RS触发器MasterslaveRSflip-flop,主触发器,从触发器,Itiscalledmasterslavebecausethesecondlatchintheseriesonlychangesinresponsetoachangeinthefirst(master)latch.,19,波形图,CP,主从RS触发器,主触发器,从触发器,初始状态Q=0,20,2主从JK触发器MasterslaveJKflip-flop,21,J=1，K=0：置1,J=0，K=1：置0,22,J=0，K=0：保持,J=1，K=1：翻转,23,J=1，K=0：置1,J=0，K=1：置0,J=0，K=0：保持,J=1，K=1：翻转,初始状态Q=0,24,主从JK触发器MasterslaveJKflip-flop,Clockedflip-flopsaretypicallyimplementedasmasterslavedeviceswheretwobasicflip-flops(plussomeadditionallogic)collaboratetomakeitinsensitivetospikesandnoisebetweentheshortclocktransitions;,theyneverthelessalsooftenincludeasynchronousclearorsetinputswhichmaybeusedtochangethecurrentoutputindependentoftheclock.,Collaborate协作/合作,Insensitive不敏感的,Spike毛刺,Transition变迁,Nevertheless然而,Asynchronous异步的,25,主从JK触发器特性表,J=1，K=0：置1,J=0，K=1：置0,J=0，K=0：保持,J=1，K=1：翻转,主从RS触发器特性表,26,脉冲触发方式的动作特点,27,Homework,InPage142-145,5-1，3，4，5，6，,Chapter5,CombinationallogicisusedincomputercircuitstodoBooleanalgebraoninputsignalsandonstoreddata.Practicalcomputercircuitsnormallycontainamixtureofcombinationalandsequentiallogic.Forexample,thepartofanarithmeticlogicunit,orALU,thatdoesmathematicalcalculationsisconstructedusingcombinationallogic.Othercircuitsusedincomputers,suchashalfadders,fulladders,multiplexers,demultiplexers,encodersanddecodersarealsomadebyusingcombinationallogic.,28,4-11试用74HC138和最少数量的2输入逻辑门设计一个不一致电路。当A、B、C三个输入不一致时，输出为1，三个输入一致时，输出为0。,真值表：,逻辑函数表达式：,解：,习题参考答案,29,设计一个多功能的1位加法器，有控制信号M、S2、S1、S0。,实验内容：,实验课题2多功能的运算器设计,在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下算术运算：A加B，A加1，A加B加低位来的进位，B加1，A加，A加0，A加A，A加加1。,在S2、S1、S0的控制下能完成两个1位二进制数A、B的以下逻辑运算：A+B，AB，,，等。,当M=1，做算术运算:,当M=0，做逻辑运算:,用VHDL编程并仿真（时序）。,30,实验报告,31,实验报告,二、实验步骤及注意事项1用VHDL结构描述的方法设计一个半加器2建立一个工程half_adder3建立一个VHDL文件，输入源程序并检查错误4编译并修改语法错误5根据真值表建立一个波形文件6对该VHDL程序进行功能仿真和时序仿真。修改逻辑错误，记录仿真波形,32,实验报告,四、数据记录及处理,-用结构描述的方法设计半加器-底层的异或门libraryIEEE;useIEEE.std_logic_1164.all;entityxor_gateisport(a1,a2:instd_logic;xor_out:outstd_logic);endentity;architecturebehav1ofxor_gateisbeginxor_outbi,xor_out=so);-对异或门的例化g2:and_gatepor