数字系统(EDA)样卷

,4课程自测样卷1,1.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（）。,一、单项选择题,数字系统设计样卷,（10小题，每题2分，共20分）,FPGA是基于乘积项结构的可编程逻辑器件FPGA是全称为复杂可编程逻辑器件基于SRAM的FPGA器件，在每次上电后必须进行一次配置在Altera公司生产的器件中，MAX7000系列属FPGA结构,4课程自测-数字系统设计样卷,2.IP核在IC领域被理解为完成某种功能的设计，以版图方式提供的IP被称为()。,A.硬IPB.固IPC.软IPD.都不是,3.已成为IEEE标准的HDL语言有（）。,A.VHDL和AHDLC.AHDL和VerilogHDLB.VerilogHDL和VHDLD.只有VerilogHDL,4.本课程实验开发系统上的下载板所配置的目标芯片的型号是()。,A.FLEX10K系列EPF10K10LC84-3B.FLEX10KE系列EPF10K30EFC484-1C.FLEX10K系列EPF10K10LC84-4D.MAX7000系列EPM7096LC84-7,4课程自测样卷1,4课程自测-数字系统设计样卷,5.在MAX+plusII中，所建立的原理图设计文件保存的后缀名是()。,A.*.tdfB.*.gdfC.*.vhdD.*.scf,6.下列对现代EDA技术基本特点的描述中，错误的是（）。,A.支持硬件描述语言进行设计B.普遍采用标准化和开发性框架结构C.具有高层综合和优化功能D.完全支持软、硬件协同设计,A.非阻塞赋值语句的赋值符号为“=”B.阻塞赋值语句在语句块结束时才完成赋值操作C.非阻塞赋值语句在在该语句块结束时就立即完成赋值操作D.阻塞赋值语句的赋值符号为“=”,7.下列对阻塞与非阻塞赋值语句的描述中，正确的是（）。,4课程自测样卷1,4课程自测-数字系统设计样卷,8.在下面的程序段中，当address的值等于5b0 x000时，问casex执行完后，输出out的值等于()。casex(address)5b00?1:out=2b11;5b01?:out=2b10;5b10?00:out=2b01;default:out=2b00endcase,Aout=2b1Cout=2b01Bout=2b10Dout=2b00,4课程自测样卷1,4课程自测-数字系统设计样卷,9.下列关于VerilogHDL的标识符及数据定义的说法中，错误的是（）。,ACOUNT和count是两个不同的标识符Bwait、initial、4sum都是非法的标识符定义C16、d2a、b0 x110都是错误的整形数定义DModule不是Verilog的关键字,10.以下哪个选项是VerilogHDL语言支持的三种基本描述方式（）。数据流描述门级描述行为描述结构描述过程描述功能描述,ACBD,4课程自测样卷1,4课程自测-数字系统设计样卷,1.将PLD按结构特点来分类，可分为()和()两大类。,二、填空题,（18个空，每空1分，共18分）,2ASIC的中文全称是()。,3EDA技术经历了()、()、EDA三个发展阶段。,4.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入功能仿真综合适配()()在线测试。,5VerilogHDL所提供的两大物理数据类型是：()、()。,4课程自测样卷1,4课程自测-数字系统设计样卷,6在MAX+plusII中，Simulator所代表的含义是(),CreateDefaultSymbol所代表的含义是()。,7在MAX+plusII中利用VerilogHDL语言建立文本文件时，保存的文件名称必须和()一致。所建立的波形仿真文件的后缀名为()。,8若A=5b11001,则A2得到的结果是(),|A得到的结果()。,9若A=5b11001，B=5b101x1,则Aline2inputcin;line3input3:0a,b;line4outputsum,cout;line5regcout;line6always(aorborcin);line7(cout,sum)=a+b+cin;line7endmodule,1.如下所示的四位全加器的Verilog程序中共有四处错误，找出，并改正(其中的line1line7指第1行到第7行)。（4分）,4课程自测样卷1,4课程自测-数字系统设计样卷,modulemux2_1(_);（1分）input_;（1分）output_;（1分）assign_;（2分）endmodule,2.对照右图，将如下Verilog程序补充完整。(5分),4课程自测样卷1,4课程自测-数字系统设计样卷,moduleupdown_count(d,clk,clear,load,up_down,qd);input3:0d;inputclk,clear,load,up_down;output3:0qd;reg3:0qd;always(posedgeclk)beginif(!clear)qd=4h00;elseif(load)qd=d;elseif(up_dwon)qd2得到的结果是()，|A得到的结果是()。,7若A=5b11001，B=5b101x1,则Aline2outputa,b,c,d,e,f,g;line3inputD3,D2,D1,D0;line4always(D3orD2orD1orD0);line5beginline6case(D3,D2,D1,D0)line74d0:a,b,c,d,e,f,g=7b1111110;line84d1:a,b,c,d,e,f,g=7b0110000;line94d2:a,b,c,d,e,f,g=7b1101101;line104d3:a,b,c,d,e,f,g=7b1111001;line114d4:a,b,c,d,e,f,g=7b0110011;line124d5:a,b,c,d,e,f,g=7b1011011;line134d6:a,b,c,d,e,f,g=7b1011111;,1.如右所示BCD码七段数码显示译码器的Verilog程序中共有四处错误，找出，并改正(其中的line1line19指第1到第19行)。（4分）,4课程自测样卷1,4课程自测-数字系统设计样卷,line144d7:a,b,c,d,e,f,g=7b1110000;line154d8:a,b,c,d,e,f,g=7b1111111;line164d9:a,b,c,d,e,f,g=7b1111011;line17default:a,b,c,d,e,f,g=7bx;line18endline19endmodule,4课程自测样卷1,4课程自测-数字系统设计样卷,modulegate1(_);（1分）input_;（1分）output_;（1分）assign_;（2分）endmodule,2.对照右图，将如下Verilog程序补充完整。(5分),4课程自测样卷1,4课程自测-数字系统设计样卷,modulevoter7(pass,vote);outputpass;input6:0vote;reg2:0sum;integeri;regpass;always(vote)beginsum=0;for(i=0;i=6;i=i+1)if(votei)sum=sum+1;if(sum2)pass=1;elsepass=0;endendmodule,3.分析如下Verilog程序所描述的逻辑功能。（5分）,4课程自测样卷1,4课程自测-数字系统设计样卷,4.写出下图所示电路的Verilog结构描述程序。（5分）,4课程自测样卷1,4课程自测-数字系统设计样卷,5.下图所示为4位移位寄存器电路，在always过程语句里，利用阻塞或非阻塞赋值语句写出相对应的Verilog程序。（8分）,4课程自测样卷1,4课程自测