16位加法器设计报告

Brent Kung树结构十六位加法器的设计仿真与优化利用Hspice软件设计具体的电路结构1.1 Brent Kung树结构加法器设计综述Brent Kung树结构加法器预计算进位，给予加法电路，减少进位顺序传递的延迟，实现该加法器降低了设计的复杂性。 提高了设计的效率。 具体的电路实现需要四个模块电路设计。 通过缓冲器输入数据a和数据b，然后通过进位生成和进位生成电路模块生成p和g信号。 p和g信号通过焦点操作模块生成对应的进位值，最后加上SUM生成。 电路配置采用动态逻辑配置且由NMOS下拉网络来实现，其中，构成PDN的过程与静态CMOS完全相同，晶体管的数目明显小于静态情况下的数目。 动态逻辑同时转换速度快。 动态逻辑在功耗方面也有明显的优势。1.2 Brent Kung树结构加法器电路设计进位产生和进位传播模组都是使用动态逻辑设计的，具体的实现方式是Pi=ai bi，Gi=aibi的具体电路如下所示图1进位传播与进位产生信号的动态实现图中的反相器是对称的，p生成电路的逻辑努力是2/3，g生成电路的逻辑努力是1。点计算模块具体生成对应的进位传播以及进位产生器Gi j和Pi j，其对应公式为Gi j=Gi k Pi k*Gk-1 j。 采用动态逻辑来降低复杂度的具体电路结构如下基于图两点模块电路的信号动态实现加法电路利用多米诺骨牌实现加法运算后，利用列选择电路实现电路结构。 在该电路中相加的两个条件是： Si0是ai与bi的总和，Si1是ai与bi的异或，具体的电路结构如下图5的动态逻辑实现与选择电路电路中使用两个时钟，并且来自clk的clkd在下一个电路中实现，其中传输门一直导通，并且时钟路径的延迟可以调整这些设备的大小。 延迟需要精确的边界；即，第二栅极的所有输入端必须在clkd的上升沿之前完成反转。因此，在一些情况下，clk必须被插入多个延迟电路以满足时序要求。 时钟延迟通过逆变器的缓冲器和传输门实现。因为前向二进制树结构不足以产生所有进位比特，所以Brent Kung树结构采用反向二进制树来实现其它进位比特，结合该结构的中间结果来产生剩馀的进位比特，而Brent Kung树结构包含所有进位比特采用Brent Kung树的结构可以实现正确的16位加法器。 具体的树结构如下：图4 16位Brent-Kung树结构利用Hspice仿真软件对设计进行具体优化验证此处，为了特别优化最大延迟的路径而选择，最长路径必须通过从输入到输出的最长延迟路径。 为了实现具体优化，不仅必须考虑具体的点操作计算过程，而且还必须考虑具体的逻辑扇出的量值。 此处，逻辑优化的原理被组合以优化特定动态电路设计，即利用路径努力来优化设计，并分别确定特定逻辑努力g、电努力f和分支b。 路径总路径努力为H=GBF，由此路径延迟最小的门的努力为h .因此，将所有门的努力等于h能够最小化路径上的总延迟。 这使得可以确定每个特定级的晶体管尺寸。确定路径中的特定g、f和b，首先优化快进比特传播的逻辑，并且在该电路中，加法器的输出是具有50个较大负载的最小反相器大小并且输入是缓冲输入的一倍大小，其中F=50/2=25； 在该动态逻辑电路的g=1*1*2/3*1* 1*1*2/3*1*4/3*1*1=16/27，路径的分支努力b是48，可以根据表达式确定H=25*48*16/27=711，其中，逻辑链的级数是20并且h大约是1.38，即每级门努力是1.38用类似的方法计算块生成逻辑链的f、g、b。 根据具体的电路图，当F=25，g=1*1*1*1*1*2/3*1*1=8/9，分支努力b是48，式子H=GFB到h是1067，逻辑链是20，并且式子到h是大约1.4时，路径延迟最小化，这可以再次确定具体的晶体管大小因此，维持管径路径上的各级栅极的努力能够使1.3-1.4之间逻辑链的延迟最小化。 在动态逻辑中，为了缩短电容充电的时间，对应的PMOS也需要适当地增加具体晶体管大小。3 .具体HSPICE软件仿真的优化结果根据具体的计算结果分别设定具体的晶体管尺寸、追加对应的激励文件、在输入的clk时间的延迟不适当的情况下、发生的计算结果发生错误、下图在延迟不适当的情况下、发生预测与结果不一致的现象。图5的延迟被预期为与具体结果不一致并且，通过具体地调整延迟时间，可得到预期为结果的正确结果，err文件中不发生错误。优化了设计，并且通过具体的语句计算从clk的50%上升沿到sum15的下降沿的延迟时间如下图6 clk到sum15的延迟具体优化波形如下图所示：红色表示clk信号，蓝色表示SUM15信号。图7 clk和sum1