微机原理与接口技术(2-1).ppt

zhuyp,微机原理与接口技术,2,内容提要,8086CPU内部结构8086CPU引脚及功能8086CPU存储器组织8086CPU系统配置8086CPU时序,第二章8086系统结构,3,第二章8086系统结构,由于制造工艺的原因，早期的微处理器结构受集成电路密度和引脚的限制，从而使16位微处理器基本结构具有如下特点：,引脚功能复用由于引脚数限制，部分引脚设计为功能复用。例如，数据双向传输可由“读/写”信号来控制，决定数据处于输入还是输出状态。,单总线、累加器结构由于集成度较低，使微处理器内部寄存器的数目、数据通路位数受到限制。因此，绝大多数微处理器内部采用单总线、累加器为基础的结构。,4,第二章8086系统结构,可控三态电路微处理器外部总线同时连接多个部件，为避免总线冲突和信号串扰，采用可控三态电路与总线相连，不工作器件所连的三态电路处于高阻状态。,总线分时复用由于芯片引脚不够，地址总线和数据总线使用相同的引脚，采用分时复用技术，节省了引脚但操作时间增加了。,5,第二章8086系统结构,Intel8086CPU的特点：,16位微处理器，外型为双列直插式，有40个引脚；时钟频率有3种：8086型微处理器为5MHz，8086-2型为8MHz，8086-1型为10MHz；8086CPU有16根数据线和20根地址线，直接寻址空间为220，即为1M字节；8088CPU内部结构与8086基本相同（但对外数据总线只有8条，称为准16位微处理器)。,6,2-18086CPU结构,一、8086CPU内部结构,7,总线接口部件BIU（BusInterfaceUnit）,功能,物理地址形成、取指令、指令排队、读写操作数、总线控制。,组成,16位段地址寄存器16位指令指针寄存器20位物理地址加法器总线控制逻辑6字节指令队列,工作过程,形成物理地址，发读信号(/RD)，取指令送入指令队列。,8,指令执行部件EU(ExecutionUnit),功能,指令译码、执行指令。,组成,算术逻辑运算单元ALU标志寄存器PSW寄存器组EU控制器,工作过程,从BIU的指令队列取得指令、进行译码、执行指令。,9,8086CPU的工作过程,10,寄存器的作用存放运算过程中所需要的操作数地址、操作数及中间结果。,寄存器的特点存取速度比存储器快得多。,寄存器的分类,通用寄存器组指针和变址寄存器段寄存器指令指针及标志位寄存器。,二、寄存器结构,11,通用寄存器,12,寄存器的特殊用途,13,指针和变址寄存器,14,段寄存器,15,指令指针寄存器IP,16,标志寄存器PSW,状态标志(6个)：CF、PF、AF、ZF、SF和OF)控制标志(3个)：TF、IF、DF,17,CF(CarrvFlag)：进位标志位最高位有进位或借位时，CF1。,PF(ParityFlag)：奇偶校验标志位本次运算结果低8位中有偶数个“1”时，PF1；有奇数个“1”时，PF0。,AF(AuxiliaryFlag)：辅助进位标志位低4位向高4位进化或借位时，AF1。AF一般用在BCD码运算中，判断是否需要十进制调整。,18,ZF(ZeroFlag)：全零标志位本次运算结果为0时，ZF1，否则ZF0。,SF(SignFlag)：符号标志位本次运算结果的最高位为1时，SF=1，否则SF0。即反映了本次运算结果是正还是负。,OF(OverflowFlag)：溢出标志位本次运算过程中产生溢出时，OF1。对带符号数，字节运算结果的范围为-128+127，字运算结果的范围为-32768+32767，超过此范围为溢出。,19,例将5394H与777FH两数相加，并说明其标志位状态。777FH的原码为1111011101111111B补码为1000100010000001B,运算结果的补码为：1101110000010101B原码为：1010001111101011B，即为23EBH并置标志位为：CF=0、PF=0、AF=0、ZF=0、SF=1、OF=0,20,TF(TrapFlag)：单步标志位调试程序时，可设置单步工作方式，TF1时，则每执行完一条指令，就自动产生一次内部中断，使用户能逐条跟踪程序进行调试。,IF(InterruptFlag)：中断标志位IF1时，允许CPU响应可屏蔽中断；当IF0时，即使外部设备有中断申请，CPU也不响应。由STI指令可使IF标志位置“1”，由CLI指令可使IF标志位置“0”。,21,DF(DirectionFlag)：方向标志位控制串操作指令中地址指针变化方向，若在串操作指令中，DF0，地址指针自动增量，即由低地址向高地址进行串操作；若DF1，地址指针自动减量，即由高地址向低地址进行串操作。,由STD指令可使DF标志位置“1”，由CLD指令可使DF标志位置“0”。,22,2-28086CPU的引脚及其功能,概述：80868088CPU芯片：包括16条数据线、20条地址线（低16位和数据线复用）、控制线、电源和地线。封装：40条引脚，双列直插式。80868088的工作模式：最小模式（单机系统）：系统中所需要的控制信号全部由8086直接提供；最大模式（多处理机系统）：系统中所需要的控制信号由总线控制器8288提供。这样，2431脚的8条引脚在两种工作模式中具有不同的功能。,23,8086CPU内部功能块框图,24,2-28086CPU的引脚及其功能,AD15AD0(AddressDataBus),16条地址数据总线分时复用;三态;双向,分时复用：在总线周期T1状态，A15A0；在总线周期T2T4状态，D15D0；三态双向：传送地址时三态输出，传送数据时三态双向输入输出，在中断响应及系统总线保持响应周期，高阻状态。,一、最小模式中的引脚定义,25,A19/S6A16/S3(Address/Status)地址/状态线,在总线周期T1状态，A19A16+A15A0地址在总线周期T2T4状态，S6S3输出状态信息。,分时复用;三态;输出,当系统总线处于“保持响应”状态，这些引脚被置成高阻状态。,26,S6=0，表明8086当前连在总线上；S5=0，禁止一切可屏蔽中断；S5=1，允许可屏蔽中断；S4S3：指示当前正在使用哪一个段寄存器,27,高8位数据总线允许状态信号三态;输出;低电平有效。,28,最小/最大工作模式选择信号；输入。,当MN/MX接+5V时：CPU工作在最小模式，单处理器系统，CPU提供所有总线控制信号；当MN/MX接地时：CPU工作在最大模式，CPU的S2S0提供给总线控制器8288，由8288产生总线控制信号，以支持构成多处理器系统。,29,三态输出低电平有效,30,三态输出低电平有效,31,存储器或I/O端口控制信号三态输出,32,ALE(AddressLatchEnable),地址锁存允许信号输出高电平有效,地址锁存器82828283的片选信号，在T1状态，ALE=1，表示锁存到8282/8283中。注意：ALE信号不能浮空。,33,三态输出低电平有效,34,数据发送接收控制信号三态输出,用来控制数据收发器8286/8287的数据传送方向。DT/R1时，CPU发送数据，完成写操作；DT/R0时，CPU从外部接收数据，完成读操作。在DMA方式时，被置成高阻状态。,35,READY(Ready)准备就绪信号,输入高电平有效,由存储器或I/O端口发来的响应信号，表示外部设备已准备好可进行数据传送。CPU在每个总线周期的T3状态检测READY信号线，如果是低电平，在T3状态结束后，CPU插入一个或几个TW等待状态，直到READY信号有效后，才进入T4状态，完成数据传达过程。,36,RESET(Reset)复位信号,输入高电平有效,CPU接收到复位信号后，停止现行操作，并出始化段寄存器DS、SS、ES，标志寄存器PSW，指令指针IP和指令队列，CS=0FFFFH。RESET信号至少保持4个时钟周期以上的高电平。复位过程：当它变为低电平时，CPU执行重启动过程，8086/8088将从地址FFFF0H开始执行指令。通常在FFFF0H单元开始的几个单元中存放一条无条件转移指令，将入口转到引导和装配程序中，实现对系统的初始化，引导监控程序或操作系统程序。,37,INTR(InterrupRequest),可屏蔽中断请求信号输入电平触发(或边沿触发)高电平有效,当外设接口向CPU发出中断申请时，INTR信号变成高电平。CPU在每条指令周期的最后一个时钟周期检测此信号，一旦检测到此信号有效，并且中断允许标志位IF1时，CPU在当前指令执行完后，转入中断响应周期，读取外设接口的中断类型码，然后在存储器的中断向量表中找到中断服务程序的入口地址，转入执行中断服务程序。,38,中断响应信号输出低电平有效,CPU对外部发来的中断请求信号INTR的响应信号。在中断响应总线周期T2、T3、TW状态，CPU发出两个INRA负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到第二个负脉冲信号后，向数据总线上放中断类型号。,39,NMI(NonMaskableInterruptRequest),不可屏蔽中断请求信号输入;边沿触发，正跳变有效,此类中断请求不受中断允许标志位IF的影响，也不能用软件进行屏蔽。NMI引脚一旦收到一个正沿触发信号，在当前指令执行完后，自动引起类型2中断，转入执行类型2中断处理程序。经常处理电源掉电等紧急情况。,40,输入低电平有效,41,HOLD(HoldRequest)总线保持请求信号,输入高电平有效,在最小模式系统中，表示其他共享总线的部件向CPU请求使用总线，要求直接与存储器传送数据。,42,HLDA(HoldAcknowledge)总线保持响应信号,输出;高电平有效。,CPU一旦测试到HOLD总线请求信号有效，如果CPU允许让出总线，在当前总线周期结束时，于T4状态发出HLDA信号，表示响应这一总线请求，并立即让出总线使用权，将三条总线置成高阻状态。总线请求部件获得总线控制权后，可进行DMA数据传送，总线使用完毕使HOLD无效。CPU才将HLDA置成低电平。CPU再次获得三条总线的使用权。,43,CLK(Clock)时钟信号,输入,由8284时钟发生器产生，8086CPU使用的时钟频率，因芯片型号不同，时钟频率不同。8086为5MHz，8086-1为10MHz，8086-2为8MHz。,CPU所需电源Vcc+5V。GND为地线。,Vcc(+5V)，GND(地),44,二、在最大模式中的引脚定义,S2S0(BusCycleStatus)总线周期状态信号,在最大模式系统中，由CPU传送给总线控制器8288，8288译码后产生相应的控制信号代替CPU输出。,三态；输出。,无源状态：在总线周期的T3、TW状态，并且READY信号为高电平时，S2S0全为高电平，此时一个总线操作过程要结束，而新的总线周期还未开始，称为无源状态。,45,三态输出低电平有效,LOCK有效时，CPU不允许外部其它总线主控者获得对总线的控制权。LOCK信号可由指令前缀LOCK来设置(即在LOCK前缀后面的一条指令执行期间，保持LOCK有效，封锁其它主控者使用总线，此条指令执行完，LOCK撤消)。,46,总线请求信号输入总线请求允许信号输出双向低电平有效,输入时表示其它主控者向CPU请求使用总线；输出时表示CPU对总线请求的响应信号，两个引脚可以同时与两个主控者相连。其中RQ/GT0比RQ/GT1有较高的优先权。,47,输出；高电平有效。,QS0、QS1(InstructionQueueStatus)指令队列状态信号,用来指示CPU中指令队列当前的状态，以便外部对8086/8088CPU内部指令队列的动作跟踪。,QS1、QS0编码的功能,48,三、8088和8086CPU的不同之处,指令队列：8088的指令队列长度是4个字节，指令队列中只要出现一个空闲字节时，CPU就会自动访问存储器，取指令来补充指今队列。8088CPU中，BIU的总线控制电路与外部交换数据的总线宽度是