现代数字电路与逻辑设计4.ppt

第四章时序逻辑电路,逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。从逻辑功能看，前面讨论的组合逻辑电路在任一时刻的输出信号仅仅与当时的输入信号有关，输出与输入有严格的函数关系，用一组方程式就可以描述组合逻辑函数的特性；而时序逻辑电路在任一时刻的输出信号不仅与当时的输入信号有关，而且还与电路原来的状态有关。从结构上看，组合逻辑电路仅由若干逻辑门组成，没有存储电路，因而无记忆能力；而时序逻辑电路除包含组合电路外，还含有由触发器构成的存储元件，因而有记忆能力。本章在讲解时序逻辑电路的特点、功能描述方法和基本分析方法之后再以分析方法为主线把计数器、寄存器、顺序脉冲发生器等进行介绍。,4.1时序逻辑电路的基本概念,4.1.1时序逻辑电路的特点及功能描述方法,1.时序逻辑电路的特点,在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来状态有关的电路，都叫做时序逻辑电路，简称时序电路。,2.时序电路逻辑功能表示方法,第3章中的触发器也应该算做时序电路，因为其次态输出不仅和输入有关，而且还取决于触发器原来的状态。所以，触发器逻辑功能的表示方法也适用于一般时序电路。,(1)逻辑方程式,上图中：,代表输入信号,代表输出信号,代表存储电路的现在输入信号,代表存储电路的现在输出信号,信号之间的关系：,为次态方程,为驱动方程或激励方程,对于触发器而言，现态输入就是同步驱动信号即,现态输出就是自身的现在状态,即。,为输出方程,(2)状态表,反映时序电路的输出Z(tn)、次态Y(tn+1)和输入X(tn)、现态Y(tn)间对应取值关系的表格叫做状态表。,(3)状态图,反映时序电路状态转换规律及相应输入、输出取值情况的几何图形叫做状态图。,(4)时序图,时序图又叫做工作波形图。它用波形图的形式，形象地表达了输入信号、输出信号、电路状态等的取值在时间上的对应关系。,4.2.1分析时序电路的逻辑功能的基本方法,4.2同步时序逻辑电路的分析,分析时序逻辑电路的逻辑功能的基本步骤如下：,1.写方程式,时钟方程：各个触发器时钟信号的逻辑表达式(2)输出方程：时序电路各个输出信号的逻辑表达式(3)驱动方程：各个触发器同步输入端信号的逻辑达式,2.求状态方程,把驱动方程代入相应触发器的特性方程，即可求出电路系统的状态方程，也就是各个触发器的次态方程。,3.列状态表、画状态图(或时序图),把电路的输入和现态的各种可能取值组合代入状态方程和输出方程式进行计算，求出相应的次态和输出填入状态表中。根据状态表，画出状态图（或时序图）。,由状态表或状态图或时序图即可确定时序电路的逻辑功能和工作特性。,【例4-1】试分析下图所示的逻辑电路,4.2.2同步时序逻辑电路的分析举例,写出各逻辑方程式,这是一个同步时序电路，各触发器时钟脉冲信号CP相同，因而各触发器的CP逻辑表达式可以不写。,输出方程：,驱动方程：,将驱动方程代入相应触发器的特性方程，求出各触发器的次态方程,列状态表、画状态图和时序图,先输入和现在状态的所有组合状态，然后根据输出方程及状态方程，逐行填入当前输出的相应值以及次态的相应值。,表4-1状态表,根据状态表画出对应的状态图：,根据状态表和状态图，画出在一系列CP脉冲作用下的时序图：,逻辑功能分析,由状态图可看出，此电路是一个可控计数器。,【例4-2】试分析下图所示时序电路。,写出各逻辑方程式,输出方程：,驱动方程：,将驱动方程代入相应触发器的特性方程，求出各触发器的次态方程,列状态表、画状态图和时序图,该电路的状态表如下表所示：,电路的状态图如下图所示：,由状态图可知，000、001、010、011、100、101这六个状态形成了闭合回路。这六个状态称为有效状态，其余两个状态为无效状态。,根据状态表和状态图，可以画出在一系列CP脉冲作用下的时序图，如下图所示：,逻辑功能分析,此电路正常工作时，是一个六进制加法计数器。,例4.3分析如下图所示的时序电路,例4.4分析如下图所示的时序电路,写出各逻辑方程式,输出方程：,驱动方程：,将驱动方程代入相应触发器的特性方程，求出各触发器的次态方程,列状态表、画状态图和时序图,状态表如下：,状态图如下：,时序图如下：,逻辑功能分析,有状态图可以看出，只要X=0，无论电路处于何种状态都将回到00状态，且F=0；只有连学输入4个或4个以上的1时，才能使F=1。故该电路称作1111序列检测器。,4.3异步时序逻辑电路的分析,在异步时序逻辑电路中，由于没有公共的时钟脉冲，分析各触发器的状态转换时，除考虑驱动信号的情况外，还必须考虑其CP端的情况。触发器只有在加到其CP端上的信号有效时，才有可能改变状态，否则，触发器将保持原有状态不变。,因此，分析异步时序逻辑电路时,首先确定各CP端的逻辑表达式及触发方式,考虑各触发器的次态方程,例4.5分析下图所示的异步时序电路,解:(1)根据上图所示写出各逻辑方程式。由于电路没有输入、输出变量，只需写出时钟脉冲信号的逻辑方程和驱动方程。,时钟脉冲信号逻辑方程：,驱动方程：,(2)将驱动方程代入相应触发器的特性方程中，求出各触发器的次态方程,(3)画状态图、列状态表和时序图,电路的状态图,时序图:,(4)逻辑功能分析由状态图和状态表看出，电路是一个十进制异步加法计数器，并具有自启动能力,4.4时序电路的设计,设计是分析的逆过程，目标是完成满足要求的逻辑电路。,由时序电路的分析过程知道，只要求出了时钟方程、驱动方程和输出方程，画逻辑图是容易的。,1.方法一(1)基本步骤分析设计要求，建立原始状态图；确定触发器数目及类型，选择状态编码即进行状态分配；求状态方程、输出方程、检查能否自动；求驱动方程；画逻辑图。,例4-6试设计一个同步十进制加法计数器,分析设计要求建立原始状态图,计数器应该有十个状态，即N=10，现分别用S0S1、S9表示，根据十进制加法记数的规律，可画出下图所示的原始状态图。,确定触发器数目及类型、选择状态编码,a.确定触发器数目和类型,取n=4,选用JK触发器。,b.选择状态编码,四个触发器一共有十六种状态，用来表示S0S十个状态，方案很多，现在我们选用最常用的8421编码，即取（排列顺序为Q4Q3Q2Q1）S0=0000，S1=0001，S2=0010,S3=0011,S4=0100,S5=0101,S6=0110,S7=0111，S8=1000，S9=1001。,编码后的状态图：,求状态方程、输出方程，检查能否自启动,计数器的次态和输出都是现态的函数,而计数器的现态和次态又都是由组成该计数器的各个触发器的现态和次态表示的。因此，根据状态图即可画出计数器次态和输出的卡诺图，从而求出电路的状态方程和输出方程。,次态卡诺图：,状态方程：,输出方程：,检查能否自启动,由于10101111六种状态没有使用，是无效的，合并最小项时当成了约束项，因此有可能形成无效循环，使得设计出来的计数器不能启动，所以在求出状态方程和输出方程之后，应该分析以下这些无效状态的转换情况。,将无效状态分别代入次态方程和输出方程：,求驱动方程,画逻辑图,例4-7试设计一个可控同步加法计数器，要求当控制信号M=0时为六进制，M=1时为三进制。,解：分析要求，建立原始状态图:,M=0时，N=6M=1时，N=3,确定触发器数目及类型，选择状态编码,取n=3,选用JK触发器。,编码顺序为：,编码后的状态图：,求状态方程、输出方程、检查能够自启动,计数器卡诺图,状态方程：,输出方程：,C1的卡诺图,C2的卡诺图,无效状态转换情况：,M=0时,M=1时,求驱动方程,逻辑图：,2.方法二(1)基本步骤分析设计要求，建立原始状态图；确定触发器数目及类型，选择状态编码即进行状态分配；列使用方程；求驱动方程和输出方程；画逻辑图；检查能够自启动。,例4-8试设计一个同步十进制减法计数器,解：分析要求，建立原始状态图,确定触发器数目及类型、选择状态编码,a.确定触发器数目和类型,取n=4,选用JK触发器。,b.选择状态编码,四个触发器一共有十六种状态，用来表示S0S十个状态，方案很多，现在我们选用最常用的8421编码，即取（排列顺序为Q4Q3Q2Q1）S0=0000，S1=0001，S2=0010,S3=0011,S4=0100,S5=0101,S6=0110,S7=0111，S8=1000，S9=1001。,编码后的状态图：,列使用表,根据状态图列出计数器的状态表，再根据状态表中规定的现态到次态的转换要求，确定每一个触发器的驱动要求，从而得到使用表。,减法计数器的使用表,驱动方程和输出方程,由使用表可得到：,根据其他驱动信号、输出信号与现态的逻辑关系，得到如下的卡诺图：,J4的卡诺图K4的卡诺图,J3的卡诺图K3的卡诺图,J2的卡诺图K2的卡诺图,输出B的卡诺图,逻辑图,逻辑电路图如下：,检查能否自启动利用逻辑分析的方法画出状态图，即可检查能否自启动。,4.6集成计数器,1.74161集成计数器,74161是4位二进制同步加计数器。它的逻辑电路图和引脚图如下图所示，其中RD是清零端，LD是置数控制端，D、C、B、A是预置数据输入端，EP和ET是计数使能(控制)端；RCO(=ETQDQCQBQA)是进位输出端。,74161功能表,RD=0：异步清零端工作方式,RD=1,LD=0：同步并行置数工作方式,RD=LD=ET=EP=1：计数方式,RD=LD=1，ET*EP=0：保持状态,74161时序图,首先加入一清零信号RD=O，使各触发器的状态为0，即计数器清零。RD变为1后，加入一置数控制信号LD=0，该信号需维持到下一个时钟脉冲的正跳变到来后。在这个置数信号和时钟脉冲正跳沿的共同作用下，各触发器的输出状态与预置的输入数据相同，置数操作完成。接着是EP=ET=1，在此期间74161处于计数状态。直到EP=0，ET=1，计数状态结束，转为保持状态，计数器输出保持EP负跳变前的状态不变。,应用74161清零方式和置数方式可以实现模大于芯片模数M=16或小于16的任一进制计数器。,例4.10利用清零方式，用74161构成九进制计数器。,解:九(N=9)进制计数器有9个状态，而74161在计数过程中有16(M=16)个状态，因此必须设法跳过M-N=16-9=7个状态。逻辑电路图如下:,主循环状态图,例4.11利用74161的置数方式，设计九进制计数器电路。,方法一：利用置数方式，舍掉计数序列最后几个状态，构成九进制计数器。逻辑电路图如下:,逻辑电路图,主循环状态图,方法二：利用置数方式，舍掉计数序列最前几个状态，构成九进制计数器。逻辑电路图如下:,逻辑电路图,主循环状态图,由上题可知：利用同步置数方式也可构成不足芯片模数M(本例为16)的N进制计数器。若置数控制信号由第N个输出状态（本例N=9，状态为1000）译码产生，置数输入为0000，则舍掉计数序列最后的M-N个状态，构成N进制计数器；若置数控制信号由进位信号RCO译码产生，置数输入为计数序列第M-N+1个状态（本例状态为0111），则舍掉计数序列最前M-N个状态（本例为M-N=16-9=7），构成N进制计数器。,2.74LS90集成计数器,74LS90是异步计数，逻辑图和引脚图如图4-56，它包括两个基本部分:(1)一个负跳沿触发的JK触发器FFA，形成模2计数器，(2)由三个负跳沿JK触发器FFB、FFC、FFD组成的异步五进制(模5)计数器。,74LS90的功能表,(1)异步清零,R0(1)=R0(2)=1，R9(1)R9(2)=0，输出QDQCQBQA=0000，不受CP控制，因而是异步清零。,(2)异步置9,R0(1)=R0(2)=0，R9(1)R9(2)=1，输出QDQCQBQA=1001，不受CP控制，因而是异步清零。,(3)计数,在R9(1)R9(2)=0和R0(1)R0(2)=0同时满足的前提下，可在计数脉冲负跳沿作用下实现加计数。电路有两个计数脉冲输入端CPA和CPB，若在CPA端输入计数脉冲CP，则输出端QA实现二进制计数；若在CPB端输入脉冲CP，则输出端QDQCQB实现异步五进制计数；若在CPA端输入计数脉冲CP，同时将CPB端与QA相接，则输出端QDQCQBQA实现异步8421码十进制计数。,例4-12用74LS90组成六进制计数器。,由于题意要求是六进制计数器，因而先将74LS90连接成十进制计数器，再利用异步清零功能去掉4个计数状态，即可实现六进制计数器。,逻辑电路图,状态图,例4-13用74LS90组成六十进制计数器。,解：由于74LS90最大的M=10，而实际要求N=60M，所以要用2片74LS90。一片接成十进制（个位），输出为QDQCQBQA，另一片接成六进制（十位），输出为QCQBQA，计数脉冲接片1的CPA端，片2的CPA接片1的QD端，逻辑电路如下图：,用74LS90组成六十进制计数器,分析下图所示电路是几进制计数器,4.7寄存器和半导体存储器,寄存器是一种重要的数字电路部件，常用来暂时存放数据、指令等。一个触发器可以储存一位二进制代码，存放n位二进制代码，用n个触发器即可。,4.7.1基本寄存器,这种寄存器只具有接收数码的功能。按照接收数码方式的不同，可分成双拍和单拍两种类型。,1.双拍接收方式,下图是一个由基本RS触发器组成的四位数码寄存器，有四个数码输入端D4、D3、D2、D1、一个清零端、四个输出端Q4、Q3、Q2、Q1。,(1)电路组成,双拍接收方式,(2)接收数码过程,先清零：用一个负脉冲（叫清零脉冲或复位脉冲）将所有的触发器复位到此为止状态。,后放数：用一个正脉冲（叫接收脉或放数脉冲）把门14打开，将输入数码D4、D3、D2、D1放进寄存器中并保存起来。,2.单拍接收方式,这种电路一步就完成了对输入数码的接收。,单拍接收方式,4.7.3移位寄存器,移位寄存器除了具有存储数码的功能而外，还具有移位功能。所谓移位功能，就是寄存器中所存数据，可以在移位脉冲作用下逐次左移或右移。,1.单向移位寄存器,下图是用D触发器组成的单向移位寄存器。其中每个触发器的输出端Q依次接到下一个触发器的D端，只有第一个触发器的D端接收器。,逻辑电路图,时序图,每当时钟脉冲的上升沿到来时，输入数码移入F1，同时每个触发器的状态也移给下一个触发器。假设输入数码为1011，那么在移位脉冲作用下，移位寄存器中数码的移动情况将如下表所示。可以看到，当来过四个CP脉冲后，1011这四位数码恰好钱部移入寄存器中。这时，可以从四个触发器的Q端得到并行的数码输出。,移位寄存器中数码的移动情况,最后一个触发器的Q端可以作为串行输出端。如果需要得到串行的输出信号，则只要再输入四个时钟脉冲，四位数码便可以依次从串行输出端送出去。这就是所谓串行输出方式。,移位寄存器的输入同样也可以采用并行输入方式。下图就是一个串、并行输入，串行输出的移位寄存器。在并行输入时，采用了两拍接收方式，第一步先用清零脉冲通过Sd端，把所有触发器置0，第二步再利用接收脉冲通过Sd端输入数据。,单向移位寄存器（串、并行输入、串行输出）,2.双向移位寄存器,在下图所示的移位寄存器中，数据既可以从F1向F4方向逐位移动（用右移表示），也可以从F4向F1逐位移动（用左移表式），所以我们把它叫做双向移位寄存器。,当右移信号为1时，与或非门左边的与门打开，左边触发器的端经与或非门反向后加到右边触发器的D端输入端（相当于左边触发器的Q端接至右边触发器的D端），所以在移位脉冲到来时，数据自左向右移动。反之，若左移信号为1，则移位脉冲到来时，数据将自右向左移动。输入是反码，经与或非门反个后变成原码存放在寄存器中，如果输入为原码，则寄存器中存的就是反码。,双向移位寄存器,4.7.4寄存器应用举例,寄存器的应用很广，尤其是移位寄存器，不仅可将串行数码转换成并行数码，或将并行数码转换成串行数码，而且还可以很方便地构成移位寄存器型的计数器等。如果把移位寄存器的输出，以一定的方式反馈到串行输入端Dn(D型触发器Fn的同步输入端)，则可构成许多特殊编码的移位寄存器型计数器,1.环形计数器,取Dn=Q1，即将F1的输出Q1接到Fn的输入Dn。由于这样连接以后，触发器构成了环形故名环形计数器，实际上它就是自循环的移位寄存器。,环形计数器,(1)电路组成,(2)工作原理,利用逻辑分析的方法，可以很容易地画出环形计数器的状态图。,这种电路，在输入计数脉冲CP操作下，可以循环移位一个1，也可以循环移位一个0。如果选用循环移位一个1，则有状态将1000、0100、0010、0001。工作时，应先启动脉冲将计数器置入有效状态，例如1000，然后才能加CP。,环形计数器的状态图,(3)自启动问题,状态图告诉我们，这种计数器不能自启动。倘若由于电源故障或者信号干扰，使电路进入无效状态，计数器就将一直工作在无效循环，只有重新启动，才会回到有效状态。,(4)基本特点,这种环形计数器的突出优点是，正常工作时所有触发器中只有一个是1（或0）状态，因此，可以直接利用各个触发器的Q端作为电路的状态输出，不需要附加译码器。当连续输入CP脉冲时，各个触发器的Q端或端，将轮流地出现矩形脉冲，所以又常常把这种电路叫做环形脉冲分配器。,其缺点是状态利用率低，记N个数需要N个触发器，使用触发器多。,2.扭环形计数器,结构特点：,上图是一个四位扭环形计数器的逻辑图及其状态图。有八个有效状态、八个无效状态，不能自启动，工作时应预先将计数器置成0000状态。,4位扭环形计数器的状态