S3C44B0X时钟电源管理器功能及应用开发.ppt

S3C44B0X时钟电源管理器功能及应用开发,曹晨,内容提要,S3C44B0X时钟电源管理器概述S3C44B0X时钟发生器S3C44B0X电源管理器的功能,S3C44B0X时钟电源管理器概述,时钟发生器产生CPU和外设所需要的时钟信号输入晶体(6-20MHz)外部时钟(1-66MHz)输出PLL输出直接输出外部时钟,S3C44B0X时钟电源管理器概述（续）,电源管理器提供5种电源管理方案,以保持最佳的功耗正常模式低速模式空闲模式停止模式LCD的SL空闲模式,时钟发生器框图,相关管脚,时钟源的选择,OM3:2的采样时间是在nRESET信号的上升沿.直到用户向PLLCON寄存器中写入有效的设置后PLL的输出才作为MCLK,否则外部时钟信号直接作为MCLK使用,PLL(锁相环),是用于根据输入时钟在频率和相位上产生同步的输出信号的电路为什么要使用PLL?常用的晶体振荡器无法满足电子业日新月异的发展和要求其频率值是单一的，最多只能在很小的频段内进行微调PLL优缺点优点：结构简单，输出频率纯度高，易于得到大量的离散频率缺点：瞬时频率稳定度较差，频率转换时间较长,PLL原理图,相位差检测器(PFD),回环滤波器(LF),压控振荡器(VCO),PLL原理,鉴相器检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成电压信号输出回环滤波器是一个低通滤波器,为了避免VCO过载,将鉴相器输出的高频部分和噪声滤掉,输出一个电压来控制VCO改变频率压控振荡器根据输入的电压调整产生的频率并向输入信号的频率靠拢，直至消除频差而锁定,S3C44B0X的PLL,增加了3个分频器P、M和SPUMP(充电泵),对鉴相器的输出信号转换成相应的充电电压,PLL输出的时钟频率,PLL的通用条件,参考电路,时钟控制逻辑,选择时钟-PLL输出时钟或直接使用外部时钟在PLL输出时钟频率改变时,在输出稳定之前禁止输出在上电复位和从power-down模式中唤醒的时候也起作用,PLL锁定时间,PLL输出稳定所需时间(208us)tlock=(1/fin)*nn=LTIMECNT的值这个值在以下情况由内部逻辑自动插入锁定时间计数寄存器(locktimecountregister)重启(nRESET)从STOP模式唤醒从SL_IDLE模式唤醒,电源管理,功能：通过软件设置来控制系统时钟，以降低功耗相关部件PLL时钟控制逻辑外设的时钟控制Wake-up信号模式：5种,正常模式（NORMAL）,基本模块正常工作CPUCoreBusControllerMemoryControllerInterruptControllerPowerManagementblock外设正常工作，但可通过软件设置关闭指定外设的时钟（ClockControlRegisterCLKCON）,空闲模式（IDLE）,停止向CPUCore提供时钟BusController、MemoryController、InterruptController、PowerManagementblock仍有时钟进入方式：设置IDLE_BIT=1，有一些的延时退出方式：EINT7:0、RTC告警中断或其他中断,停止模式（STOP）,功耗最低，所有模块被停止进入方式：在正常模式或低速模式下设置STOP_BIT=1有一定的延时延迟时间=16个外时钟周期如果在低速模式可直接进入退出方式：外部中断或RTC告警中断；不能直接返回正常模式，要先进入解冻(THAW)模式，直到向CLKCON写入有效的值,停止模式（续1）,停止模式（续2）,DRAM必须处在自刷新状态(Self-Refresh)，以保持数据LCD要停止显示，否则系统会挂起所有的端口要配置好，以减少功耗（如：PCONG）在进入停止模式时必须经过PLL打开的低速模式在进入停止模式的最后三个时钟周期不响应唤醒请求在进入停止模式时，MCLK的频率必须比Fin的2.5倍高在使用电平触发的EINT模式时，进入停止模式时，不能有电平触发的EINT唤醒信号，否则，取消进入停止模式,LCD的SL空闲模式（SL_IDLE）,基本模块中除了LCD控制器都停止功耗比空闲模式低进入方式：只能从关闭PLL的低速模式进入，设置SL_ILDE=1DRAM必须处在自刷新状态退出方式：EINT或RTC告警中断，返回低速模式,SL_IDLE（续）,低速模式（SLOW）,降低频率以减少功耗，还可以关闭PLL以去掉PLL自身的功耗输出时钟由外时钟分频得到，分频由CLKSLOW中的SLOW_VAL决定。进入方式：正常模式下设置SLOW_BIT=1退出方式：设置SLOW_BIT=0,模式转换状态图,各种模式下功耗比较,各模式下的DC电气特性,关闭各IO模块可节省的功耗,其他相关事项,进入IDLE模式时，电源管理模块要收到CPU应答才能真正进入PLL仅能在SLOW模式下，通过软件设置打开或关闭在STOP和SL_IDLE模式下，数据总线(D31:0)处于高阻态，可通过设置PUPC,PUPD或PUPS来减少其上拉电阻的功耗在STOP和SL_IDLE模式下，输出管脚若是低电平，由内部寄生电阻维持状态，若是高电平将不再维持在进入STOP模式后，ADC也必须处在power-down模式下（可通过ADCCON设置）,相关寄存器,PLLCON,计算公式Fpllo*2s=0;s-)/fvcomustsmallthanMAX_FVCOvaluefvco=Mclk*pow2s;if(fvcoMAX_FVCO)continue;/Pvalue:0-63,Fin/(p+2)mustin1-2for(p=0;p=2changetonextpvalueif(Fin/(p+2)=2)continue;/Mvalue:0-255