实验二-异步清零和同步使能的4位计数器

西南科技大学实 验 报 告FPGA现代数字系统设计实验题目：含异步清零和同步使能的4位加法计数器 专业班级： 学生姓名： 学生学号： 实验时间： 指导教师： 实验二含异步清0和同步使能的4位加法计数器一、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。二、原理说明：图2.1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例2.1是其VHDL描述。由图2-1所示， 4位锁存器；rst是异步清0信号，高电平有效；clk是锁存信号；D3.0是4位数据输入端。ENA是使能信号，当ENA为1时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为0时将0000加载于锁存器。图2-1含计数使能、异步复位和计数值并行预置功能4位加法计数器三、实验内容：1、在QuartusII上对例2-1进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。【例2-1】module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);/端口声明input CLK,RST,ENA;output CLK_1,RST_1,ENA_1;output3:0 OUTY;output COUT; reg3:0 OUTY;reg COUT;/寄存器变量OUTY，位宽为1wire CLK_1;wire RST_1;wire ENA_1;assign CLK_1 = CLK;assign RST_1 = RST;assign ENA_1 = ENA; always(posedge CLK or negedge RST) /*当CLK上升沿或者RST上升沿时，触发always模块执行*/beginif(!RST) begin OUTY=4b0000; COUT=1b0;/*当复位信号等于0时，计数OUTY、COUT置0*/endelseif(ENA) /*当使能信号为1时，计数器计数工作*/beginOUTY=OUTY+1; COUT=OUTY0 & OUTY1 & OUTY2 & OUTY3;/*计数显示*/endend endmodule2保存计数器程序为CNT4B.vhd，进行功能仿真、全编译、时序仿真，如出现错误请按照错误提示进行修改，保证设计的正确性。3锁定引脚 pin locationDE2上的名称ENAPIN_N25SW0CLKPIN_G26KEY0RSTPIN_N23KEY1OUTY0PIN_AC21LEDR7OUTY1PIN_AA14LEDR8OUTY2PIN_Y13LEDR9OUTY3PIN_AA13LEDR10COUTPIN_Y12LEDG8CLK_1PIN_AE22LEDG0RST_1PIN_AF22LEDG1ENA_1PIN_AE23LEDR04 下载采用JATG方式进行下载，通过ENA,CLK,RST输入，观察的LEDR0，LEDR7，LEDR8，LEDR9，LEDR10，LEDG0，LEDG1，LEDG8亮灭验证计数器的逻辑功能。5 使用SIGNALTAP II对CNT4B计数器中的COUT, OUTY进行实时测试。4、 实验结果与分析 功能仿真： 时序编译：时序仿真：下载情况：最终结果：五、思考题1、改写例2-1，用两个always语句实现模块功能？答：module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);input CLK,RST,ENA;output CLK_1,RST_1,ENA_1;output3:0 OUTY;output COUT;reg3:0 OUTY;reg COUT;wire CLK_1;wire RST_1;wire ENA_1;assign CLK_1 = CLK;assign RST_1 = RST;assign ENA_1 = ENA; always(posedge CLK or negedge RST) beginif(!RST) begin OUTY=4b0000; COUT=1b0;endelseOUTY= OUTY+1；always（OUTY）if(ENA) beginOUTY=OUTY+2b1; COUT=OUTY0 & OUTY1 & OUTY2 & OUTY3;endendassign COUT=OUTY0 & OUTY1 & OUTY2 & OUTY3;endmodule2、 逻辑分析仪的功能是什么？它在FPGA设计中的作用是什么？简述SIGNALTAP II的使用流程。答：逻辑分析仪可以监测硬件电路工作时的逻辑电平（高或低），并加以存储,用图形的方式直观地表达出来，便于用户检测,分析电路设计(硬件设计和软件设计) 中的错误。逻辑分析仪在FPGA的作用主要是用于调试。SIGNALTAP II的使用流程：设计人