第14章触发器和时序逻辑电路.ppt

数字电路按照功能的不同分为两类：组合逻辑电路；时序逻辑电路。,第14章触发器和时序逻辑电路,时序逻辑电路的特点：它的输出状态不仅决定于当时的输入状态，而且还与电路的原来状态有关，也就是时序逻辑电路具有记忆功能。,组合逻辑电路的特点：只由逻辑门电路组成，它的输出变量状态完全由当时的输入变量的组合状态来决定，而与电路的原来状态无关，它不具有记忆功能。,触发器是时序逻辑电路的基本单元。,14.1.1RS触发器,14.1双稳态触发器,1.基本RS触发器,基本RS触发器由两个与非门交叉连接而成，它有两个输出端Q和，二者的逻辑状态应相反。,这种触发器有两个稳定状态：,(1),称为复位状态(0态);,(2),称为置位状态(1态);,两个输入端和平时固定接高电位,处于1态,当加负脉冲后,由1态变为0态。,基本RS触发器的逻辑式,当端加负脉冲时，不论触发器的初始状态是1态，还是0态，均有,即将触发器置0或保持0态。当负脉冲除去后，触发器的状态保持不变，实现存储或记忆功能。称为直接置0端，。,当端加负脉冲时，不论触发器的初始状态是1态，还是0态，均有，即将触发器置1或保持1态。当负脉冲除去后，触发器的状态也保持不变。称为直接置1端，,这种输入状态下，当负脉冲除去后，将由各种偶然因素决定触发器的最终状态，因而禁止出现。,基本RS触发器的逻辑状态表,基本RS触发器的波形图,Q,2.可控RS触发器,与基本RS触发器不同的是增加了由非门G3和G4组成的导引电路，R和S是置0和置1信号输入端，还有时钟脉冲CP输入端。,时钟脉冲CP是一种控制命令，通过导引电路实现对输入端R和S的控制，即当CP=0时，不论R和S端的电平如何变化，G3门和G4门的输出均为1，基本触发器保持原状态不变。,只有当时钟脉冲来到后，即CP=1时，触发器才按R、S端的输入状态来决定其输出状态。,可控RS触发器的逻辑式,和是直接置0和直接置1端，就是不经过时钟脉冲的控制可以对基本触发器置0或置1，一般用于置初态。在工作过程中它们处于1态。,可分四种情况分析CP=1时触发器的状态转换和逻辑功能，如右表所示。,可见当输入信号R和S的状态相反时，时钟脉冲来到后，输出Q端的状态总是与S端相同。,CP,R,S,Q,不定,可控RS触发器的工作波形图,（初态Q=0）,14.1.2JK触发器,主触发器的输出端Q与从触发器的S端相连，端与从触发器的R端相连。非门的作用是使两个触发器的时钟脉冲信号反相。,它由两个可控RS触发器串联组成，分别称为主触发器和从触发器。J和K是信号输入端，它们分别与和Q构成与逻辑关系，成为主触发器的S端和R端，即,逻辑功能分析,(1)J=1,K=1,设时钟脉冲来到之前(CP=0)触发器的初始状态为0。这时主触发器的,当时钟脉冲来到后(CP=1),Q端由01，使从触发器的S=1，R=0，当CP从1下跳为0时，非门输出为1，从触发器也翻转为1态，从触发器与主触发器的状态是一致的。,反之，设触发器的初始状态为1，同样可分析出，主、从触发器都翻转为0。,JK触发器在J=1,K=1的情况下，来一个时钟脉冲，它就翻转一次，即，此时触发器具有计数功能。,JK触发器在计数情况下的输出波形如右图,(2)J=0,K=0,设触发器的初始状态为0。当CP=1时，由于主触发器的S=0,R=0，Q端的状态仍为0，保持不变。当CP下跳时，由于从触发器的S=0,R=0，也保持0态不变。,如果初始状态为1，同样可分析出，一个时钟脉冲来到后，将保持1态不变。即,(3)J=1,K=0,可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是1态。,(4)J=0,K=1,可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是0态。,主从型触发器具有在CP从1下跳为0时翻转的特点，也就是具有在时钟脉冲下降沿触发的特点。,14.1.3D触发器,可以将JK触发器转换为D触发器，如下图所示。当D=1，即J=1，K=0时，在CP的下降沿触发器翻转为（或保持）1态；当D=0，即J=0，K=1时，在CP的下降沿触发器翻转为（或保持）0态。总之某个时钟脉冲来到后输出端Q的状态和该脉冲来到之前输入端D的状态一致。即,D触发器的逻辑状态表,国内生产的D触发器主要是维持阻塞型，是在时钟脉冲的上升沿触发翻转，图形符号如下,也可将D触发器转换为T触发器，如下图，它的逻辑功能是每来一个时钟脉冲，翻转一次，即，具有计数功能。,14.2寄存器,寄存器用来暂时存放参与运算的数据和运算结果。,14.2.1数码寄存器,下图是由D触发器（上升沿触发）组成的四位数码寄存器，这是并行输入/并行输入的寄存器。工作之初要先请零。,14.2.2移位寄存器,移位寄存器不仅有存放数码而且有移位的功能。所谓移位，就是每当来一个移位正脉冲，触发器的状态便向右或向左移一位。,上图是由JK触发器组成的四位移位寄存器。FF0接成D触发器，数码由D端输入。设寄存的二进制数为1011，按移位脉冲（即时钟脉冲）从高位到低位依此串行送到D端。经过四个时钟脉冲，数码依此存入各触发器。,移位寄存器的状态表,14.3计数器,计数器能累计输入脉冲的数目，可以进行加法、减法或两者兼有的计数，可分为二进制计数器、十进制计数器及任意进制计数器。,四位二进制加法计数器的状态表,14.3.1二进制计数器,1.异步二进制加法计数器,由二进制加法计数器的状态表可见:,(1)每来一个时钟脉冲,最低位触发器翻转一次;,(2)高位触发器是在相邻的低位触发器从1变为0进位时翻转。,可用四个主从型JK触发器来组成异步四位二进制加法计数器，如下图，每个触发器J、K端悬空，相当于1，故具有计数功能。,由于计数脉冲不是同时加到各触发器，它们状态的变换有先有后，因而是异步计数器。,二进制加法计数器的工作波形图（以三位为例）,2.同步二进制加法计数器,如果计数器仍由四个主从型JK触发器组成，由二进制加法计数器的状态表可得出各位触发器J、K端的逻辑关系式：,(1)第一位触发器FF0，每来一个时钟脉冲就翻转一次，故J0=K0=1；,(2)第二位触发器FF1，在Q0=1时再来一个时钟脉冲才翻转，故J1=K1=Q0；,(3)第三位触发器FF2，在Q1=Q0=1时再来一个时钟脉冲才翻转，故J2=K2=Q1Q0；,(4)第四位触发器FF3，在Q2=Q1=Q0=1时再来一个时钟脉冲才翻转，故J3=K3=Q2Q1Q0。,由上述逻辑关系可得出同步二进制加法计数器的逻辑图,14.3.2十进制计数器,8421码十进制加法计数器的状态表,1.同步十进制加法计数器,与二进制加法计数器比较，来第十个脉冲不是由1001变为1010，而是恢复0000。如果仍由四个主从型JK触发器组成。J、K端的逻辑关系式应作如下修改：,(1)第一位触发器FF0，每来一个时钟脉冲就翻转一次，故J0=1，K0=1；,(2)第二位触发器FF1，在Q0=1时再来一个时钟脉冲才翻转，但在Q3=1时不得翻转，故，K1=Q0；,(3)第三位触发器FF2，在Q1=Q0=1时再来一个时钟脉冲翻转，故J2=Q1Q0，K2=Q1Q0；,(4)第四位触发器FF3，在Q2=Q1=Q0=1时再来一个时钟脉冲才翻转，当来第十个脉冲时应由1翻转为0，故J3=Q2Q1Q0，K3=Q0。,由上述逻辑关系可得出同步十进制加法计数器的逻辑图,十进制加法计数器的工作波形图,2.二五十进制计数器,下面给出CT74LS290型二五十进制计数器的逻辑图、外引线排列图和功能表。R0(1)和R0(2)是清零输入端;S9(1)和S9(2)是置“9”输入端。它有两个时钟脉冲输入端，输入计数脉冲CP0和CP1。,CT74LS290型计数器的逻辑图,当R0(1)和R0(2)端全为“1”时，将四个触发器清零；当S9(1)和S9(2)端全为“1”时，Q3Q2Q1Q0=1001，即表示十进制数9。,CT74LS290型计数器的功能表,(1)只输入计数脉冲CP0，由Q0输出，为二进制计数器。,CT74LS290型计数器外引线排列图,(2)只输入计数脉冲CP1，由Q3、Q2、Q1输出，为五进制计数器。,(3)将Q0端与CP1端联接,即构成8421码十进制计数器。,利用其清零端进行反馈置0,可得出小于原进制的多种进制的计数器。,例如下图为六进制计数器，它从0000开始计数，来五个计数脉冲后，变为0101，当第六个脉冲来得到后，出现0110，由于Q2和Q1端分别接到R0(2)和R0(1)清零端，强迫清零，0110这一状态转瞬即逝，显示不出，立即回到0000。,六进制计数器,九进制计数器,例14.3.1数字钟表中的分、秒计数器都是六十进制,试用两片CT74LS290型二五十进制计数器联成六十进制电路。,解六十进制计数器由两位组成，个位(1)为十进制，十位(2)为六进制。个位的最高位Q3联到十位的CP0，个位十进制计数器经过十个脉冲循环一次，每当第十个脉冲来到后Q3由1变为0，相当于一个下降沿，使十位六进制计数器计数。经过六十个脉冲，个位和十位计数器都恢复为0000。,Q3Q2Q1Q0,S9(1)S9(2)R0(1)R0(2),C0C1,个位(1),十位(2),14.5.2四人抢答电路,四人抢答电路中的主要器件是CT74LS175型四上升沿D触发器，其外引线排列图如右图，它的清零端和时钟脉冲CP是四个D触发器共用的。,抢答前先清零，Q1Q4均为0，相应的发光二极管LED都不亮；均为1，与非门G1的输出为0，扬声器不响。同时，G2输出为1，