3第三章 组合逻辑电路.ppt

（3-1）,电子技术,数字电路部分,第三章组合逻辑电路,（3-2）,第三章组合逻辑电路,3.1概述,3.2组合逻辑电路分析,3.3利用小规模集成电路设计组合电路,3.4几种常用的中规模组件,3.5利用中规模组件设计组合电路,（3-3）,逻辑电路,组合逻辑电路,时序逻辑电路,现时的输出仅取决于现时的输入,除与现时输入有关外还与原状态有关,3.1概述,（3-4）,1.由给定的逻辑图写出逻辑关系表达式。,分析步骤：,2.用逻辑代数或卡诺图对逻辑表达式进行化简。,3.列出输入输出状态表并得出结论。,电路结构,输入输出之间的逻辑关系,3.2组合逻辑电路分析,（3-5）,例：分析下图的逻辑功能。,（3-6）,真值表,相同为“1”不同为“0”,同或门,（3-7）,例：分析下图的逻辑功能。,（3-8）,真值表,相同为“0”不同为“1”,异或门,（3-9）,例：分析下图的逻辑功能。,0,1,被封锁,1,1,（3-10）,1,0,被封锁,1,选通电路,（3-11）,任务要求,最简单的逻辑电路,1.指定实际问题的逻辑含义，列出真值表，进而写出逻辑表达式。,2.用逻辑代数或卡诺图对逻辑表达式进行化简。,3.列出输入输出状态表并画出逻辑电路图。,分析步骤：,3.3组合逻辑电路设计,（3-12）,例：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,1.首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出量为F，多数赞成时是“1”，否则是“0”。,2.根据题意列出逻辑状态表。,（3-13）,逻辑状态表,3.画出卡诺图：,（3-14）,用卡诺图化简,（3-15）,4.根据逻辑表达式画出逻辑图。,（3-16）,若用与非门实现,（3-17）,3.4.1编码器,所谓编码就是赋予选定的一系列二进制代码以固定的含义。,n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。,（1）二进制编码器,将一系列信号状态编制成二进制代码。,3.4几种常用的组合逻辑组件,（3-18）,例：用与非门组成三位二进制编码器,-八线-三线编码器,设八个输入端为I1I8，八种状态，与之对应的输出设为F1、F2、F3，共三位二进制数。,设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表，然后写出逻辑表达式并进行化简，最后画出逻辑图。,（3-19）,真值表,（3-20）,I1,I2,I3,I4,I5,I6,I7,I8,F3,F2,F1,8-3译码器逻辑图,（3-21）,（2）二-十进制编码器,将十个状态（对应于十进制的十个代码）编制成BCD码。,十个输入,四位,输入：I0I9。,输出：F3F0,列出状态表如下：,（3-22）,状态表,（3-23）,逻辑图略,（3-24）,3.4.2译码器,译码是编码的逆过程，即将某个二进制翻译成电路的某种状态。,（1）二进制译码器,将n种输入的组合译成2n种电路状态。也叫n-2n线译码器。,译码器的输入：,一组二进制代码,译码器的输出：,一组高低电平信号,（3-25）,2-4线译码器74LS139的内部线路,（3-26）,74LS139的功能表,“”表示低电平有效。,（3-27）,74LS139管脚图,一片139种含两个2-4译码器,（3-28）,例：利用线译码器分时将采样数据送入计算机。,（3-29）,工作原理：（以A0A1=00为例）,脱离总线,（3-30）,（2）显示译码器,二-十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。,（3-31）,显示器件：,常用的是七段显示器件,（3-32）,显示器件：,常用的是七段显示器件,a,b,c,d,f,g,abcdefg,1111110,0110000,1101101,e,（3-33）,显示译码器：,74LS49的管脚图,（3-34）,功能表（简表）,8421码,译码,显示字型,完整的功能表请参考相应的参考书。,（3-35）,74LS49与七段显示器件的连接：,74LS49是集电极开路，必须接上拉电阻,74LS49,（3-36）,3.4.3加法器,举例：A=1101,B=1001,计算A+B,0,1,1,0,1,0,0,1,1,（3-37）,加法运算的基本规则：,（1）逢二进一。,（2）最低位是两个数最低位的相加，不需考虑进位。,（3）其余各位都是三个数相加，包括加数、被、加数和低位来的进位。,（4）任何位相加都产生两个结果：本位和、向高位的进位。,（3-38）,（1）半加器：,半加运算不考虑从低位来的进位,A-加数；B-被加数；S-本位和；C-进位。,真值表,（3-39）,真值表,（3-40）,逻辑图,逻辑符号,（3-41）,（2）全加器：,an-加数；bn-被加数；cn-1-低位的进位；sn-本位和；cn-进位。,逻辑状态表见下页,相加过程中，既考虑加数、被加数又考虑低位的进位位。,（3-42）,（3-43）,半加和：,所以：,（3-44）,逻辑图,逻辑符号,（3-45）,全加器SN74LS183的管脚图,（3-46）,应用举例：用一片SN74LS183构成两位串行进位全加器。,串行进位,（3-47）,其它组件：,SN74H83-四位串行进位全加器。,SN74283-四位超前进位全加器。,（3-48）,3.4.4数字比较器,比较器的分类：,（1）仅比较两个数是否相等。,（2）除比较两个数是否相等外，还要比较两个数的大小。,第一类的逻辑功能较简单，下面重点介绍第二类比较器。,（3-49）,（1）一位数值比较器,功能表,（3-50）,（3-51）,逻辑图,逻辑符号,（3-52）,（2）多位数值比较器,比较原则：,A.先从高位比起,高位大的数值一定大。,B.若高位相等,则再比较低位数,最终结果由低位的比较结果决定。,（3-53）,A、B两个多位数的比较：,两个本位数,低位的比较结果,比较结果向高位输出,（3-54）,每个比较环节的功能表,（3-55）,四位集成电路比较器74LS85,(AB)L,AC，则A最大；若ABAC，则A最小。,可以用两片74LS85实现。,（3-58）,A=B=C,A最大,A最小,（3-59）,3.4.5数据选择器,从一组数据中选择一路信号进行传输的电路，称为数据选择器。,控制信号,输入信号,输出信号,数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。,（3-60）,从n个数据中选择一路传输，称为一位数据选择器。从m组数据中各选择一路传输，称为m位数据选择器。,控制信号,四二选一选择器,（3-61）,四选一集成数据选择器74LS153,功能表,（3-62）,八选一集成数据选择器74LS151,（3-63）,用两片74LS151构成十六选一数据选择器,D0,D7,A0,A1,A2,D0,D7,A0,A1,A2,A0,A2,A2,A3,D8,D15,D0,D7,D0D7,D0D7,（3-64）,用两片74LS151构成十六选一数据选择器,D0,D7,A0,A1,A2,D0,D7,A0,A1,A2,A0,A2,A2,A3,D8,D15,D0,D7,D8D15,D8D15,（3-65）,中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。,用中规模组件设计逻辑电路，可以减少连线、提高可靠性。,下面介绍用选择器和译码器设计组合逻辑电路的方法。,3.5利用中规模组件设计组合电路,（3-66）,（1）用数据选择器设计逻辑电路,四选一选择器功能表,类似三变量函数的表达式！,（3-67）,例：,利用四选一选择器实现如下逻辑函数。,与四选一选择器输出的逻辑式比较,可以令：,变换,（3-68）,接线图,74LS153,（3-69）,用n位输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。,设计时可以采用函数式比较法。控制端作为输入端