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数字电路与逻辑设计 作业2一 填空题：1. 基本RS触发器，当R0，S0都接高电平时，该触发器具有_功能。2. 基本RS触发器使用时不允许同时为_，即必须满足_的条件，这个条件也称为基本RS触发器输入信号的约束条件。3. 按逻辑功能来划分，触发器可分为RS触发器，_触发器，_触发器和T触发器等四种类型。4. 每个触发器可记录_位二进制码，因为它有_个稳定态。5. 三态门有三种输出状态_、_和_，分别代表三种不同的逻辑值。6. 欲使JK触发器按工作，则J.K触发器输入端J=K=_，或J=_，K=_。7. 构造一个模10同步加1计数器，至少需要_个触发器。8. 时序逻辑电路按其状态改变是否受统一定时信号控制，可将其分为_和_两种类型。9. 根据计数过程中数字增减规律的不同，计数器可以分为_计数器、_计数器和_计数器。10. 一个五位二进制加法器，由00000状态开始，向经过35个输入脉冲后，此计数器的状态为_。11. 一个存储容量为1K8的存储器，能存_位二进制数。12. 设一片RAM芯片的容量为10244，扩展为40968，求计算机片数_。13. 一个同步时序逻辑电路可用_、_和_三组函数表达式描述。14. 某存储芯片的容量为64K16，则其地址线和数据线分别为_条和_条。二 下图所示JK触发器电路上，加入周期性的时钟脉冲，设Q的初始状态为0，试画出各触发器Q端的波形。 1J K J K CP CP三 设触发器的初始状态为0，已知时钟脉冲CP及A,B端的波形如图所示，画出Q端波形，设Q的初态为0。J K &A 1 2 3 4 5 6 CPB CP A B Q四. 根据下图所示的电路和波形，画出Q端波形。D A CPB CP A B Q五. 分析下图所示电路的功能。 F CP一1 保持2 0 3 JK触发器 D型触发器4 1 两5 输出高电平 输出低电平 高阻状态6 1 7 48 同步时序逻辑电路 异步时序逻辑电路9 增1计数器 减1计数器 可逆计数器10 0001111 8K12 输入函数表达式 状态方程表达式 激励函数表达式13 16 16二CP CPQ1 Q2三。 1 2 3 4 5 6 CP A B Q四 CP A B Q五。 F0 0 00 0 10 1 11 1 11 1 01 0 00 0 10 1 11 1 11 1 01 0 00 0 000011 有效状态 无效状态01
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