19 工艺集成培训教材.ppt

2001-10-01，1，华晶尚华工艺简介，CSMC-hjmfgdepartmentpimoduleyy 1，CSMC-HJ电流主工艺，CSMC-HJ，根据工艺尺寸划分：3 m工艺，3 m以上工艺1um及其系列工艺0.8um工艺0.6um工艺0.5um工艺根据不同的栅极划分：铝栅极工艺硅栅极工艺多晶硅化工艺，根据硅片尺寸划分5英寸线工艺和6英寸线工艺双多晶单铝工艺、单多晶双铝工艺、双多晶双铝工艺、冷铝工艺、热铝工艺、CSMC-HJ CSMC-HJ生产制造部各区域划分、工艺区域划分：光刻部：负责光刻工艺，即通过涂胶、曝光、显影等步骤在硅片上形成每层光刻图形的刻蚀部分：负责刻蚀工艺， 通过干法刻蚀、湿法刻蚀、脱胶清洗等工艺实现各种图案和痕迹扩散部分：负责热氧化、掺杂、LPCVD工艺薄膜部分：负责注入、溅射、APCVD和PECVD工艺、简介MOS硅栅工艺、CSMC-HJ、衬底材料的制备、阱的形成、有源区的形成、隔离工艺栅的形成、源漏制备孔的完成和金属工艺平面化工艺钝化工艺， 各种工艺的在线监测：带材宽度测量、电阻测量、薄膜厚度测量、缺陷和颗粒检测，2001-10-01，5，衬底材料的制备，硅晶片的尺寸根据其直径确定：5英寸(62515um厚)和6英寸(67520um厚)硅晶片的掺杂类型和电阻率：n型(电阻率通常为4-7cm)，p型(电阻率通常为15-25cm)，csmc-HJ，2001 晶体取向的硅-二氧化硅界面电荷小，具有高载流子迁移率和高可靠性的器件通常需要外延晶片、其它常用的抛光晶片、CSMC-HJ、阱的形成和阱的形成。阱的功能是在掺杂的衬底上制造两个器件。根据原始衬底和阱的类型，CMOS工艺可分为P阱工艺、N阱工艺和双阱工艺。评估陷阱的关键参数是：结深(Xj)和陷阱电阻(rs)。陷阱的形成(续)。陷阱通常是由离子注入和推动陷阱的过程形成的，这通常需要很长时间并且具有很高的温度(1000)。形成双阱一般有两种方法，一种是自对准工艺，另一种是通过N阱和P阱光刻。CMOS工艺中的双阱工艺可以有效降低闩锁效应。由于氮化硅和硅之间的应力很大，为了避免氮化硅对硅表面的应力损伤，在硅和氮化硅之间生长了一层二氧化硅作为应力缓冲层，但是氧化硅的厚度会影响氮化硅作为氧化掩蔽层的能力，0.6um工艺采用200氧化硅/117氮化硅结构。氧化铟和H2O很难通过氮化硅扩散到硅表面生成二氧化硅。此外，在相同的条件下，氮化硅的氧化速率约为硅的三十分之一，只有数十埃的二氧化硅生长在氮化硅表面。有源区光刻-蚀刻(SEMPROFILE)，隔离技术，隔离技术。在MOS集成电路中，所有器件都制作在同一个硅衬底上，它们之间的隔离非常重要。如果器件之间的隔离不完全，晶体管之间的漏电流将导致DC功耗增加和晶体管之间的相互干扰，甚至可能导致器件逻辑功能的改变。常见的隔离技术包括局部放电和多缓冲局部放电。2001-10-01，11。隔离技术(续)。在CMOS工艺中最常见的隔离技术是LOCOS(硅的选择性氧化)，它使用氮化硅作为掩模来实现硅的选择性氧化。在这个过程中，在除了形成有源晶体管的区域之外的所有重掺杂硅区域上生长厚的氧化物层，称为隔离或场氧化物层。传统的LOCOS工艺由于有源区方向的场氧腐蚀而受到很大限制(SiN边缘形成鸟嘴状结构在LOCOS隔离工艺中，通过使用连接晶体管的金属或多晶硅连接线作为栅极和由作为源极和漏极的两个栅极测量的N扩散区来形成寄生场管。为了避免由启动寄生金属氧化物半导体场效应晶体管引起的漏电流和其它问题，在工艺中通常通过场注入打开场寄生管，但是如果场注入剂量太大，源极/漏极到衬底的单结击穿电压将降低。随着设计尺寸的不断减小和器件集成度的不断提高，如何减小隔离区面积成为一个重要的课题。例如，在一些低压设备的工艺设计中，“鸟嘴”的宽度通常通过牺牲场氧的厚度来减小。主要的方法是减小场氧的厚度或在场氧生长后回蚀一定量的场氧。其他设计使用氮/磷结隔离技术(例如，LVMG工艺)。为了改善LOCOS隔离工艺中的鸟嘴问题，已经开发了许多隔离方法，例如沟槽隔离技术。为了消除SiN对有源区表面的影响并改善表面状态，在制作栅氧化层之前必须进行牺牲氧化。后续的栅极氧化、多晶沉积和多晶掺杂需要在工艺中连续完成。这些步骤之间的时间间隔是明确界定的。通常，栅极氧和多晶沉积之间的时间间隔不超过4小时，这被称为临界时间。2001-10-01，15，闸门完成(续)。在超大规模集成电路器件中，沟道区被注入不止一次，通常是两次，一次用于调整阈值电压，另一次用于抑制穿通效应。抑制穿通效应的注入通常是高能量、高剂量的，并且注入峰值较深(延伸到源漏耗尽区附近)；然而，阈值调制注入的能量通常较低，并且注入峰值位于表面附近。阈值调节注入一般为一次常规注入，有时根据设计要求增加一次P通道选择性注入。在沟槽注入之前，通常生长一层栅前氧作为表面注入的保护层。2001-10-01，16，闸门完成(续)。由于多晶条纹的宽度和形貌直接影响器件的有效沟道长度和器件的特性，因此对其控制质量的研究备受关注。轻掺杂漏极LDD和侧壁保护间隔结构是在小于1um的工艺中通常采用的保护工艺步骤。为了减少热载流子效应，间隔结构还可以防止用于自对准硅化物工艺的栅极(G)和源极(S)或漏极(D)之间的泄漏。源极和漏极的制备，漏极端附近沟道区的高电场是短沟道器件中热载流子效应的主要原因。为了降低沟道电场，超大规模集成电路中的N沟道器件几乎都采用梯度漏极掺杂结构，这种结构通常由两次杂质注入形成。两种最常用的渐变结构是双扩散漏极(DDD)和光扩散漏极(LDD)结构。(横截面图)。2001-10-01，18，源漏准备(续)。通过将磷和砷注入源极和漏极区域来形成DDD结构。首先，注入磷以形成轻掺杂的N区，然后注入砷以形成重掺杂区。因为磷比砷轻并且扩散得更快，所以轻掺杂的氮区域包围着氮.LDD结构是通过低能注入磷或砷形成轻掺杂的氮区，并在多晶硅侧形成氧化物侧壁，然后以侧壁为掩膜注入砷形成氮区。2001-10-01，19，源极和漏极的制备(续)，通过注入形成硅栅器件的源极和漏极端口。源极、栅极和漏极之间的对准是自对准的，不受其他因素的影响。这是硅栅工艺不同于铝栅工艺的特征之一。对于空穴的形成，D1采用了TEOS硼硅酸乙酯，其中未掺杂的TEOS可以防止硼硅酸乙酯中的杂质在高温回流时扩散到多晶硅和衬底中；硼硅酸乙酯中硼和磷的含量应控制在3-5%。掺杂硼可以降低回流温度，掺杂磷可以降低膜的应力，具有防潮、吸钠等特性。中等回流：一般温度为800-900度空穴形成(续)，超大规模集成电路中的寄生电阻主要包括源漏扩散区的体电阻、金属与源漏之间的接触电阻和源漏区的延伸电阻。孔中两种物质的接触状态直接影响接触电阻的大小，这在过程控制中非常重要。孔的大小和源漏区的浓度直接影响接触电阻的大小，铝喷溅前的清洗也非常重要。接触剖面，2001-10-01，22，金属布线和阻挡层的形成：溅射钛/锡，然后通过快速退火形成钛硅/钛/锡结构，其可以与硅衬底形成良好的欧姆接触。同时，锡具有稳定的化学和热力学性质，可以阻止铝和铜的渗透，防止铝硅的相互渗透和铝硅共渗现象。2001-10-01，23，金属布线(续)，有多种金属层结构：-AlSi；伊斯兰法院联盟；-当孔尺寸较小，例如小于0.6um时，为了提高阶梯覆盖，热铝工艺取代了传统的冷铝工艺。金属层光刻所需的抗反射层的选择也直接影响光刻效果。目前，使用的是氮化钛和-硅。铝的孔洞覆盖率通常用“阶梯覆盖率”来评价。影响该指数的因素很多：孔隙形态、介电厚度、金属层特性等。10-01-25，2001，展平过程，展平过程使得多层布线相对容易，因此实现了非常大规模的集成电路。由于高温工艺与铝布线不兼容，等离子体化学气相沉积被广泛应用于铝之后的介质层，可以在较低的温度(300 400)下实现高质量的氧化层。2001-10-01，26，平面化工艺(续)。尽管PETEOS具有更好的阶梯覆盖能力，但由于低压下的“阴影”效应，当PETEOS覆盖间距较小的金属带时，金属带之间会出现空隙。在多层布线结构中，这个问题会更加严重。在铝-1蚀刻之后，进行铝-填角以改善D2填充并防止铝带之间的空隙，从而避免漏电的产生。(Ar-FILLET)，2001-10-01，27，平面化工艺(续)。在平坦化工艺的研究和监测中，经常使用通常称为纵横比的AR(aspectorio)的概念。平坦化技术的工程师一直在努力实现具有高电导率和良好覆盖度的平坦化技术，而不会出现异常的空隙等。2001-10-01-28，平面化工艺(续)。为了改善台阶覆盖并确保多层布线的中间隔离层的质量，目前有许多方法：多步骤工艺： dep/蚀刻/dep工艺。目前，0.6um工艺使用18KPETEOS的沉积，接着是12.5K的回蚀。SOG(自旋玻璃):具有以下优点：1)工艺简单；2)低缺陷密度；3)高产量；4)成本低。化学机械抛光。2001-10-01，29，通路和A1-2的形成，通路孔的形成主要通过通路孔的接触电阻来评估。反图案化铝-2溅射，在溅射前增加反溅射以改善铝-1和铝-2之间的接触，并在相变材料测试中通过M2COMB结构监控残留物和台阶覆盖。2001年10月-1月30日，钝化过程中，钝化层是器件的“涂层”，因此其质量直接影响器件的可靠性。无针孔和裂纹等表面缺陷是钝化层质量的最基本要求。常用的钝化层材料包括PSG、TEOS、氮化硅等。目前，中国有5500皮多斯/3000皮辛和3000皮多斯/7000皮辛结构。照片，2001年10月-1月31日，其他工艺步骤，合金工艺合金主要用于消除等离子体损伤和稳定器件性能。这通常是生产线的最后一道工序。有些有特殊要求的产品在钝化前会添加一种合金。2001-10-01，32，其他工艺步骤，测试和检验步骤。光刻和蚀刻后的条带宽度测试控制。薄膜生长后薄膜厚度测量