基于FPGA的逻辑分析仪

基于FPGA的逻辑分析仪该项目是我在嵌入式Linux杂志的竞赛“嵌入式Linux的乐趣和技巧奖”项。我的目标是创造一种廉价的逻辑分析仪使用Altera的FPGA和嵌入式Linux从ZFLinux处理器。虽然我没有赢得比赛，逻辑分析仪效果很好，我只是为了好玩的持续发展和支持网络版本这次比赛的原型如下所示。这是一个32通道逻辑分析仪从三M系统，网络卡和定制卡，我设计，我称之为分析器的PCB板MZ104处理器为基础。分析器电路板包含一个FPGA，SRAM缓冲，时钟芯片，时钟切换的数据和时钟输入，一个FPGA编程口和一个PC/104接口，头。FPGA的（可以是程序的控制下重新配置）和MZ104组合（这基本上是一个完整的PC运行Linux），提供了一个非常灵活的工具，可以适应多种用途之外的逻辑分析。在当前配置中没有一个用户界面，而是由一个远程控制Windows或Linux工作站通过网络。并行端口（PP）的版本虽然比赛的原型使用以太网卡ZFLinux嵌入式处理器，它也可以直接连接到分析仪的PCB主机使用并行端口，没有任何其他板。这大大降低了成本，而且是最好的方式，如果你只需要一个基于PC的逻辑分析仪，不希望建立一个独立的工具。您仍然有使用逻辑分析外的其他用途地段的板，选项，如果你愿意来设计Altera软件与自己的逻辑。我修改通过增加一个外部聚丙烯接口板我的原型。一旦我证实它的工作，我设计了一个新的印刷电路板采用了聚丙烯接口。我的第一个原型没有工作，显然是由于一个坏的FPGA，所以我建立了第二个，这是图所示。我用了一个较低的速度等级比原来的FPGA（-3，而不是-1），是很容易得到（你通常可以得到它从联机。）我的原型是工作在100 MHz的很好，但我不吨保证你会得到相同的性能。零件清单仍然呼吁，-1的一部分。概述该分析仪是建立在一个单一的PCB，有PC/104接口。该板可用于两种不同的方式：当与诸如嵌入式三MZ104 - M处理器板和网卡等PC/104模块相结合，成为一个独立的仪器，可以通过网络访问远程PC，它提供了用户界面。当连接到一个主机PC并行端口，分析仪可以直接操作无成本较低的系统中的其他PC/104模块。这是这个版本，我目前正在使用和发展。为实现逻辑分析仪在FPGA的Altera的10K30A（= FPGA的现场可编程门阵列）。逻辑设计了Altera最大PlusII设计环境，使用原理图编辑器。该设计被编译成一个配置文件，该文件下载到FPGA上电后。这提供了很大的灵活性，为在FPGA中的逻辑可以在任何时间改变不改变硬件。事实上，重新配置的FPGA，逻辑分析仪可以被转换成完全不同的东西，如数字音序器，信号处理器，协议分析仪，机器人控制器等加入，如DAC或ADC的外部元件，你可以把它纳入，任意波形发生器，数字示波器，音频分析仪，频谱分析仪，或其它任何东西，你可以想到的。你甚至可以把FPGA的一个简单的微处理器，将其变成一个电脑吧！（你有没有希望自己的PDP8？）印刷电路板分析器板的PC/104兼容，并包含以下部分：FPGA的的SRAM（32x65K）头32个逻辑输入与外部时钟输入标题为FPGA的编程口的PC/104 ISA总线头电压调节器水晶控制的100 MHz的时钟，时钟分频器FET开关的时钟选择配置的EPROMFPGA的Altera公司的FPGA是10K30A。它包含所有的逻辑分析仪，以及ISA总线或并行端口接口。FPGA的编程口是带出了一个头和一个插座，因此该配置文件可以从PC上下载，或从配置EPROM的加载自动。Altera公司的FPGA使得家庭，在速度和规模不等，其中不少是引脚兼容的10K30A，因此不同的FPGA可以在黑板上，如果需要替代。软件有两个应用程序一起运行的逻辑分析仪。逻辑 - 这是一个Windows或Linux应用程序，在远程计算机上运行。它控制分析仪无论是使用并行端口或网络接口。它显示了用户友好的图形用户界面的设置信息和数据。Netshell - 对于网络版本，这是一个Linux上的应用MZ104嵌入式处理器上运行。它控制仪板使用I / O端口，通过网络与远程PC进行通讯。它提供了一个命令行接口，可在本地或远程访问使用Telnet。在远程计算机的应用程序可以使用命令行界面来控制分析仪，并从中下载数据。产品规格32个通道，1个时钟输入输入接受的2.5V，3.3V或5V的逻辑电平65K的采样，每通道100 MHz的最高内部或外部时钟频率2触发，状态1和状态探测器STATE2状态1可以是0，1或每个通道DONT_CARE STATE2可以是0，1，DONT_CARE，UP_EDGE，DOWN_EDGE或每个通道ANY_EDGE。触发条件是：状态1个周期，然后STATE2的N，其中N 0和255之间ISA总线（PC/104的）或并行接口FPGA的在Altera 10K30A FPGA是逻辑分析仪的核心。一个FPGA（现场可编程门阵列）是一种含有芯片的通用逻辑元件和互连矩阵多。逻辑元件和互连的配置下载到设备上的数据文件，无论是从EPROM或从PC的并行端口。该装置的功能是确定完全由下载的代码。的代码，我为这一项目建立实现了逻辑分析仪，而是一个完全不同的仪器可以创建通过修改配置文件简单。配置文件是由一个逻辑编译器。Altera提供作为他们的“最大PlusII”的视窗软件的一部分编译器。该软件提供了一个完整的设计环境，从设计到合成，模拟输入和编程的FPGA。逻辑设计可以被创建为一个原理图或使用如VHDL，或两者相结合的方法硬件描述语言。我选择使用原理图输入，因为它提供了一个将在设备上创建逻辑更直接表示。最大PlusII鼓励层次的方法进行设计，使您可以创建逻辑，可到更高层次的模块，并最终纳入到顶层模块，完整的设计模块。无论是“自上而下”或“自下而上”的方法可以使用。该模拟器用于调试非常宝贵的，可与单独的模块或完整的设计中。最多可以下载PlusII从Altera网站，使用下面的链接。它是免费的，但你必须登记，然后将您发送电子邮件Altera的许可证文件。目前免费版本为10.0。我用这个项目的商业版本9.5。该商业版本的主要优点是它支持“时序驱动合成”，从而导致更高的速度。使用该软件的商业版本，逻辑分析仪运行在112兆赫（在模拟）与约87 MHz，使用免费版本。顶层为我的逻辑分析仪FPGA的原理图页面所示。它采用诸如“ISA_INTERFACE”它们有自己的网页纳入较低层次电路图模块有自己的网页，等等，等等如果你想仔细阅读完整的设计，你可以下载设计文件（使用，高层次的模块下面的链接），看看他们在最大PlusII。印刷电路板示意图以下是分析仪的原理图板作为。pdf文件。Parts ListsPC/104 VersionNameP/NManufacturer# UsedPackageRefsCommentsFPGAEPF10K30AQC240-1Altera1QFP240U4-FET SWITCHIDTQS3126S1I.D.T.1SOIC14U5-EPROMEPC1Altera1PLCC20U3Use socketSRAMCY7C1329Cypress1QFP100U2-REGULATORDigiKey LM1085IT-3.3-NDNational Semi.1TO220U1-LEDDigiKey 67-1056-NDLumex1HDR1X2D1-OSCILLATORDigiKey SE3514CT-NDEPSON1SMT4X1-HEADER(1X2)DigiKey WM4000-NDMolex1HDR1X2J10-PROTECTED HEADER(2X5)DigiKey A26268-NDAMP1HDR2X5J2-PIN HEADER(2X5)DigiKey S2022-5-NDAMP1HDR2X5J1-HEADER(PCI/104)1375795-1AMP1HDR2X32J3+J4 (combined)-HEADER(I/O)?HDR1x20J5-J9These can be configured various waysRES_220_5%DigiKey P220ACT-NDPanasonic1805R1-RES_1K_5%DigiKey P1.0KACT-NDPanasonic5805R2-R6-RES_4.7K_5%DigiKey P4.7KACT-NDPanasonic1805R7-RES_33_5%DigiKey P33ACT-NDPanasonic33805R8-R40-CAP_100UF_10VDigiKey P11313CT-NDPanasonic1EIA-DC1-CAP_47UF_6.3VDigiKey P11305CT-NDPanasonic4EIA-BC2-C5-CAP_0.1UF_10VDigiKey PCC1840CT-NDPanasonic38805C6-C43-PP VersionNameP/NManufacturer# UsedPackageRefsCommentsFPGAEPF10K30AQC240-1Altera1QFP240U4-FET SWITCHIDTQS3126S1I.D.T.1SOIC14U5-CMOS BUFFER74HC244various1SOIC20U3-SRAMCY7C1329-133AC or MT58L64L32D-7.5ACypress or Micron1QFP100U2-REGULATORDigiKey LM1085IT-3.3-NDNational Semi.1TO220U1-LEDDigiKey 67-1056-NDLumex1HDR1X2D1-OSCILLATORDigiKey SE3514CT-NDEPSON1SMT4X1-HEADER(1X2)DigiKey WM4000-NDMolex1HDR1X2J10-RIGHT-ANGLE 0.156 HEADER(1X2)DigiKey WM4640-NDMolex1MOLEXJ2-RIGHT-ANGLE BOX HEADER(2X13)DigiKey A26275-NDAMP1HDR13X2J1-HEADER(I/O)?HDR1x20J5-J9These can be configured various waysRES_220_5%DigiKey P220ACT-NDPanasonic1805R1-RES_1K_5%DigiKey P1.0KACT-NDPanasonic5805R2-R6-RES_4.7K_5%DigiKey P4.7KACT-NDPanasonic8805R7, R72-R78-RES_33_5%DigiKey P33ACT-NDPanasonic33805R8-R40-RES_100_5%DigiKey P100ACT-NDPanasonic21805R50-R62, R64-R71-CAP_100UF_10VDigiKey P11313CT-NDPanasonic1EIA-DC1-CAP_47UF_6.3VDigiKey P11305CT-NDPanasonic4EIA-BC2-C5-CAP_0.1UF_10VDigiKey PCC1840CT-NDPanasonic35805C6-C40-Enclosure (black)DigiKey SR071B-NDSerpac1Various colors available布局我设计了使用Ultiboard中多氯联苯5.63。不幸的是，我提出在为PC/104接口连接器的针脚分配一个错误，所以我不得不返工，加入一个夹层连接器，它用手工布线电路板的板，但事实证明，这确定。PC/104的版本适用于并行端口版本布局如下所示。聚丙烯版本和装配厂我的PCBExpress，谁做了非常漂亮的工作fabbed的董事会成员。我组装的手我的原型。手工焊接的大型表面贴装部件是一个挑战，虽然与合适的设备和少量的实践证明是比我预想的更容易。不要尝试没有一个好的烙铁吧！我使用以下设备：一个照明放大镜。一个韦勒温度控制焊接铁0.01“和0.03”圆锥形的提示。松香芯焊料，0.015“厚。液体松香助焊剂和助焊剂清洗机（镁化学品）。细尖镊子。吸锡编织过失。稳健的手（无咖啡因！）Radio Shack的使手持30倍显微镜这对于焊点的最终检验大。它还包括一个小型8倍镜头。这是一个便宜10元！最难的是在FPGA和焊接到PCB的SRAM，因为这些都是非常细间距部分。我用的焊锡是从电路板PCB焊盘镀锡过程中了。这是没有那么多，你会发现焊锡在工厂组装板，但它似乎是一个良好的连接不够。本人涂上液体助焊剂的焊盘，然后放置在PCB的一部分，用放大镜，以确保排队的引脚与焊盘完美。然后，我与上涨了几角焊铁针。对齐后复查，我没有增加任何更多的焊接焊每个引脚。如果您要添加到焊盘焊接，我建议你做这之前发生的一部分。只需添加少量的焊锡给每个烙铁垫，尝试使用相同数量的每个垫，使他们为偶数。我觉得很困难，一旦加焊脚到位。然后我用放大镜来检查好每一个引脚焊点。我开始使用微0.01“在我的烙铁头，但事实证明，这已为电源和地垫热容量不足，所以我切换到0.03”尖端的工作要好得多。成品板如下。PC/104的版本（一2X18头）聚丙烯版本（有两个2X17盒头）页眉为逻辑分析仪输入I /O表头可以配置多种不同的方式，采用了板上焊盘5X20阵列。一个2X17头可以使用，以提供一个时钟输入，32个数据输入和一个地面。对于较长的电缆运行两个2X17头都可以使用。第一次提供了所有的奇数数据输入，交替的理由。第二提供时钟输入和交流为理由，偶数数据输入所有。如果你想使用框标题（如在上面显示的PP版本），你将不得不修剪边缘的头一，以适合他们并排端。我用一个小爱好此看到的。扩展的标题来2X18每头提供了两个额外的理由。扩展他们提供2X20以及+5 V和+3.3 V，如果你想要权力的某种非车载适配器。外壳PC/104的版本（一2X18头）这是PC/104的版本，用MZ104和网卡。外壳是Serpac标准箱。以太网和电源连接器上的方块左侧，还有一个保险丝座。右边的头被用于时钟和数据输入。在顶部小头编程的FPGA。聚丙烯版本（两个2X17头）这是聚丙烯的版本。外壳是Serpac箱（看到的部分清单），以作为除了高度PC/104的版本相同的尺寸。它有一个电源连接器和一个左侧DB25连接器带状电缆，时钟和数据输入头顶部。编程逻辑分析仪1 I / O端口地址1.1 PC/104的版本 分析器电路板（PC/104的版本）占据了我的4个字节块/ O端口的主机地址空间。基地址是硬编码到FPGA逻辑，目前设置为0x220。这通常是由声霸卡音频卡所提供的地址，通常是由其他设备避免。这个地址可以通过重新编译FPGA的改变。这4个字节的空间是2的16位字组成的，称为数据和拉德，其中：数据= 0x220左房= 0x222在逻辑分析仪的寄存器的访问采用间接寻址方案，其中本地地址的寄存器写入左房。读取和写入数据，那么访问本地寄存器是由左房选择。1.2并行端口版本2 逻辑分析仪的并行端口版本使用相同的间接的PC/104的版本，这在FPGA中的本地寄存器写一个地址到左房寄存器选择解决方案。并行端口用于写入左房登记，并读取和写入FPGA的本地寄存器由左房选择。在PC并行接口组成的I / O端口的主机地址空间，称为数据，状态和控制3个连续的8位寄存器。如果并行端口的基地址是0x378，例如，那么这些寄存器是：数据= 0x378状态= 0x379控制= 0x37A在并口上早期的IBM个人电脑原始设计，数据寄存器是单向的，只能用于输出。最近所有的个人电脑支持双向数据寄存器。但是，它可能需要配置模式为双向端口在电脑的BIOS设置。通常情况下，BIOS设置屏幕提供每个并行端口4个可能的模式：兼容，双向，EPP和ECP。这些可能是不同的名称，例如，兼容性模式有时也被称为SPP模式和双向模式有时也被称为PS / 2模式。兼容模式通常是在提交的BIOS设置选项列表的第一选择。基本上，任何模式除外兼容模式应该支持双向数据。状态寄存器不使用逻辑分析仪。然而，一些控制位回送状态寄存器，以便对FPGA编程的应用可以测试的配置电缆连接正确。控制寄存器是只输出，它的第4位是用来控制逻辑分析仪并口接口。另位是用来切换在PC数据寄存器的方向。这些位是：3位D-SUB 端子名称功能01PC0命令频闪114PC10 =命令模式，1 =配置模式216PC2命令位0317PC3命令位15无PC50 =数据输出，1 =数据输入4 PC1的设置为1置于FPGA的配置模式。这样可以将FPGA配置文件下载。一旦配置文件已被下载，设置为0，允许PC1的阅读和在当地登记册FPGA的写作，用4命令序列，如下所述：命令序列功能LADD写0xC控制写地址到数据写0xd中控制写0xC控制写的8位地址，LADDWRITE写0x4到控制写入数据的高字节数据写0x5控制低字节的数据写入到数据写0x4到控制写16位数据到本地注册的LADD选择。READ写0x20至控制写0x21控制读低字节的数据从数据写0x20至控制读高字节的数据从数据读取16位数据寄存器选择从本地的LADD。FPGA的数据端口是处于输出模式。一个NOP指令发出之前，必须在未来ADD或写。NOP写0x8以便控制写0x9控制写0x8以便控制没有数据交换，但FPGA的数据端口切换到输入模式。这是一个READ之间需要和下面LADD或写。52寄存器这是在逻辑分析仪可以由主机读取/写入局部寄存器。NAME LADDR/WSIZEFUNCTION CONTROL 0x0000 W 16 Run, stop, clear, etc. STATE1_CNT 0x0001 W 8 State1 count for trigger LENGTH 0x0002 W 16 Number of cycles to capture after trigger INT_CLK_DIV 0x0003 W 8 Divider ratio for internal clock SRAM_ADD 0x0004 R/W 16 Address to read from SRAM STATUS 0x0008 R 1 Get status TRIG_CNT 0x0010 R 16 Counter value when trigger occurred COUNT 0x0020 R 16 Current counter value STATE1_B0_LO 0x0040 W 16 State1 condition bit 0 for trigger (low 16 bits) STATE1_B0_HI 0x0041 W 16 State1 condition bit 0 for trigger (high 16 bits) STATE1_B1_LO 0x0042 W 16 State1 condition bit 1 for trigger (low 16 bits) STATE1_B1_HI 0x0043 W 16 State1 condition bit 1 for trigger (high 16 bits) STATE2_B0_LO 0x0044 W 16 State2 condition bit 0 for trigger (low 16 bits) STATE2_B0_HI 0x0045 W 16 State2 condition bit 0 for trigger (high 16 bits) STATE2_B1_LO 0x0046 W 16 State2 condition bit 1 for trigger (low 16 bits) STATE2_B1_HI 0x0047 W 16 State2 condition bit 1 for trigger (high 16 bits) STATE2_B2_LO 0x0048 W 16 State2 condition bit 2 for trigger (low 16 bits) STATE2_B2_HI 0x0049 W 16 State2 condition bit 2 for trigger (high 16 bits) SRAM_DATA 0x0080 R 16 Value in SRAM at address SRAM_ADD 对这些寄存器的详细说明如下。2.1控制该寄存器中的位控制逻辑分析仪的数据采集。它们是：BIT MASK NAME FUNCTION 0 0x0001 CLR Clear counters, stop acquisition 1 0x0002 RUN Start acquisition, wait for trigger 2 0x0004 STOP Stop acquisition 3 0x0008 LOAD Load LENGTH into trigger counter 4 0x0010 ISA_CLK_EN Enable ISA clock to SRAM 5 0x0020 EXT_CLK_EN Enable external clock to SRAM and FPGA 6 0x0040 INT_CLK_EN Enable internal clock to SRAM and FPGA 7 0x0080 SRAM_HI_WORD 0 selects SRAM data bits 0.15 for reading, 1 selects bits 16.31 8 0x0100 SRAM_CS 1 disables SRAM 9 0x0200 SRAM_ZZ 1 puts SRAM to sleep 10 0x0400 TRIG_EN 1 enables trigger events 2.2状态该寄存器返回数位显示设备状态。它们是BIT MASK NAME FUNCTION 0 0x0001 RUN_FLAG 0 = stopped, 1 = running 1 0x0002 OVERFLOW 1 = address counter overflowed before trigger 2.3状态寄存器该分析仪的触发条件为：对于N周期状态1然后STATE2的连续周期数必须为触发状态1真（N在上面的表达式）是存储在寄存器STATE1_CNT。该值必须介于0和255之间。0意味着值状态1被忽略，并触发是由STATE2只。任何周期上的每个输入通道的可能的状态是：DONT CARE LO HI LOW-to-HIGH TRANSITION HIGH-to-LOW TRANSITION ANY TRANSITION 状态1定义为32个输入通道，每个通道为0，1，或X为每个通道有被称为STATE1_B0和STATE1_B1两种状态1位。编码是：STATE1_B1 STATE1_B0 state 0 0 DONT CARE 1 0 LO 1 1 HI 通道0的STATE1_B0 . 15位存储在寄存器STATE1_B0_LO。为渠道16 . 31 STATE1_B0位存储在STATE1_B0_HI。同样，STATE1_B1位存储在寄存器STATE1_B1_LO和STATE1_B1_HI。STATE2定义为每一个为0，1，X，高达，向下，或EDGE输入通道。有三个STATE2位为每个输入通道，被称为STATE2_B0，STATE2_B1和STATE2_B2。编码是：STATE2_B2 STATE2_B1 STATE2_B0 state 0 0 0 DONT CARE 0 1 0 LO 0 1 1 HI 1 0 0 EDGE 1 1 0 UP 1 1 1 DOWN 通道0的STATE2_B0 . 15位存储在寄存器STATE2_B0_LO。为渠道16 . 31 STATE2_B0位存储在STATE2_B0_HI。同样，STATE2_B1位存储在寄存器STATE2_B1_LO和STATE2_B1_HI和STATE2_B2位在寄存器STATE2_B2_LO和STATE2_B2_HI存储。2.4长度这个16位寄存器设置的周期数来捕捉触发事件后发生。2.5 SRAM_ADD该寄存器设定读取SRAM的地址。在这个地址在SRAM中的数据检索词由SRAM_DATA读。在控制寄存器SRAM_WORD位决定数据位0 . 16 . 15或31个阅读。每次读取后，在SRAM_ADD值递增1。2.6 TRIG_CNT该寄存器是只读的。它返回的地址在最后触发时间计数器的值。2.7计数该寄存器是只读的。它返回的地址计数器的当前值。2.8 SRAM_DATA该寄存器是只读的。它返回按SRAM_ADD决定在SRAM的地址数据，后递增SRAM_ADD。2.9 INT_CLK_DIV该寄存器用于设置内部时钟频率，根据下表：INT_CLK_DIV Period (nsec) Frequency (MHz) 0x0F 10 100 0x0E 20 50 0x0D 30 33.33 0x0C 40 25 0x0B 50 20 0x0A 60 - 0x09 70 - 0x08 80 12.5 0x07 90 - 0x06 100 10 0x05 110 - 0x04 120 - 0x03 130 - 0x02 140 - 0x01 150 - 0x00 160 - 0x1F 10 100 0x1E 200 5 0x1D 300 3.33 0x1C 400 2.5 0x1B 500 2 0x1A 600 1.67 0x19 700 - 0x18 800 1.25 0x17 900 - 0x16 1000 1 0x15 1100 - 0x14 1200 - 0x13 1300 - 0x12 1400 - 0x11 1500 - 0x10 1600 - 3操作顺序Sample C pseudocode to set up and run the PC/104 version of the logic analyzer is shown below: short* LADD = 0x222;short* DATA = 0x220;short length = desired number of samples after trigger;short trigger_address; / will be set to the SRAM address at triggershort buffer_start; / will be set to the starting address in SRAMshort buffer_size; / will be set to the number of samples in SRAMshort run_status;/ Stop acquisition and clear registers*LADD = CONTROL;*DATA = CLR | STOP;*DATA = 0;/ Set number of samples to capture after trigger*LADD = LENGTH;*DATA = length;*LADD = CONTROL;*DATA = LOAD;*DATA = 0;/ Set trigger state*LADD = STATE_B0_LO;*DATA = desired state value;/ Repeat above 2 steps for all state registers, including STATE1_CNT/ If using internal clock, set frequency*LADD = INT_CLK_DIV;*DATA = desired value to select frequency from table above/ Enable clock*LADD = CONTROL;*DATA = xxx_CLK_EN; / where xxx = INT or EXT/ Start acquisition*LADD = CONTROL;*DATA = RUN | xxx_CLK_EN | TRIG_EN;/ Test for acquisition complete:*LADD = STATUS;run_status = *DATA & RUN_FLAGIf (run_status = 0) then acquisition is complete/ Turn off SRAM and acquisition*LADD = CONTROL;*DATA = STOP;/ Get SRAM address of trigger*LADD = TRIG_CNT;trigger_address = *DATA;/ Get OVERFLOW bit*LADD = STATUS;overflow = *DATA & OVERFLOW/ if (overflow = 0) then trigger occurred in 65K cycles/ Determine starting address and length of data in SRAMif (overflow = 0) and (trigger_address + length)65Kbuffer_size = length + trigger_address;buffer_start = 0;else buffer_size = 65K;buffer_start = (trigger_address + length) & 0xFFFF;/ Get low 16 bits of data*LADD = CONTROL;*DATA = SRAM_CS | ISA_CLK_EN;*LADD = SRAM_ADD;*DATA = buffer_start;*LADD = SRAM_DATA;for( long i=0; ibuffer_size; i+ )long_datai = (unsigned long)*DATA;/ Get high 16 bits:*LADD = CONTROL;*DATA = SRAM_CS | ISA_CLK_EN | SRAM_HI_WORD;*LADD = SRAM_ADD;*DATA = buffer_start;*LADD = SRAM_DATA;for( long i=0; ibuffer_size; i+ )long_datai |= (unsigned long)*DATA ”如下：空调：光盘逻辑4。无论是安装输入端口驱动程序：INSTDRV GIVEIO ：的Winnt System32 驱动程序 GIVEIO.SYS或INSTDRV GIVEIO ：的Windows 的System32 Drivers GIVEIO.SYS这取决于你的系统驱动程序文件夹的位置。你应该得到的回应，表明该驱动程序已安装成功。5。如果你想删除驱动程序，使用命令INSTDRV GIVEIO移除6。请确保您的环境变量PATH包含到系统文件夹，包含系统程序net.exe路径。这将可能是C：的Winnt System32或C： Windows System32下。要进行测试，类型网络启动GIV