DDR系列基础知识讲解

. DDR系列的基础知识解说、目录、DDR的种类DDR的发展名词解析DDR特性解析图形解析DDR性能比较DDR3基础知识解说DDR的未来展望、2011-7-18、DDR的种类、 DD rsdram:doubledataratesynchronousdynamiccrandomaccessmemory DDR2SDRAM:double-data-ratetwosynchronousdynamiccrandomaccessmemory 第二代双数据速率同步动态随机存取存储器DDR3SDRAM :双数据速率同步动态随机存取存储器， 第三代双数据率同步动态随机存取存储器DDR4SDRAM :双数据速率同步动态随机存取存储器，第四代双数据率同步动态随机存取存储器、2011-7-18、DDR的发展、DDR的发展、SDRAM、DDR的发展、DDR3、DDR的发展、DDR4、DDR的发展、DDRSDRAM可以以1个时钟周期传送2次数据，DDR的发展、 存储器核心频率与数据传输率的比较，DDR的发展，DDR数据传输率是系统时钟频率的2倍，选通脉冲的上升沿和下降沿能够传输数据的DDR芯片和模块，DDR的发展，DDR2的数据传输率是系统时钟频率的4倍DDR的发展，DDR3的数据传输速率是系统时钟频率的8倍，DDR3芯片和模块，DDR的发展，Samsung-DDR的数据传输速率和电源电压的趋势，DDR的发展，Samsung-DDR带宽和数据传输速率的上升轨迹，名词分析，ras:rows 行地址门脉冲CAS:ColumnAddressStrobe、列地址门脉冲tRCD:RAStoCASDelay、从RAS到CAS延迟CL:CASLatency、CAS潜伏期(也称为读取潜伏期)， 从发出CAS和读取命令到最初的数据输出为止的期间RL:ReadLatency、读取潜伏期的tAC:AccessTimefromCLK、时钟触发后的访问时间，由于数据I/O总线中有数据输出前的时钟上升边缘，因此是数据o保留足够的写入/校正时间以确保传输到总线的时间、2011-7-18.名词分析、tWR:WriteRecoveryTime、写回和数据可靠写入， 所谓BL:BurstLengths、脉冲串长度、脉冲串，是指用于表示从对同一存储体的最后的有效操作到预充电指令的时间量的、与同一行邻接的存储单元连续地进行数据传送的方式，连续传送所涉及的存储单元(列)的数量为脉冲串长度(SDRAM ) 在DDRSDRAM中连续传输周期数Precharge:L-Bank关闭现有工作行，准备打开新行的tRP:Prechargecommandperiod、预充电有效期、发出预充电指令后， 发送RAS行有效命令以允许开始新行为的时间已过，名词分析，AL:AdditiveLatency，附加潜伏期(DDR2) WL:WriteLatency， 在第一个数据输入的潜伏期发出写入命令的tras : activatetoprechargecommand包括： dqs相对于写入命令的延迟时间、名词分析、 逻辑BankSDRAM的内部是存储器阵列，为了正确地找到所需的存储单元，首先指定行，然后指定列是存储器芯片寻址的基本原理。 L-Bank存储器阵列图像、名词解析、芯片位宽SDRAM存储器芯片的1次传输速率的数据量是芯片位宽，该存储器单元的容量是芯片的位宽(也是L-Bank的位宽)即存储器单元数=行数*列数(L-Bank个的存储器) L-Bank的数量也可以用M*W表示芯片的容量，m为芯片内的存储单元的总数，单位为兆欧表(mega ) (简称为m，正确的值为1048576 )，w为一个存储单元的容量，即SDRAM芯片的位宽，单位为bit； DDRSDRAM内部存储单元容量是芯片比特宽度(芯片I/O端口比特宽度)的2倍的DDR2SDRAM的内部存储单元容量是芯片比特宽度的4倍的DDR3SDRAM的内部存储单元容量是芯片比特宽度的8倍的DDR4SDRAM的内部存储单元此外，特性分析、存储原理的存储原理的示意图：行选择和列选择信号使存储电容和外部之间的传输电路导通，能够进行放电(读取)和充电(写入)。 另外，图中刷新放大器的设计没有固定，当前该功能被嵌入到读出放大器(SenseAmplifier，S-AMP )中，特性分析、DDR延迟时钟电路(DLL )的任务是基于外部时钟动态地修正内部时钟的延迟， 在作为实现与外部时钟同步的DLL中，有时钟频率测定法(CFM、时钟频率测定法)和时钟比较法(CC、时钟比较器)的CFM测定外部时钟的频率周期，将该周期作为延迟值控制内部时钟DLL以这种方式测量重复控制延迟值，并将内部时钟与外部时钟同步。 CFM方式的DLL的动作图像、特性分析、DDRCC的方法是：比较内部时钟的长度；如果内部时钟的周期较短，则将较少延迟加到下一内部时钟的周期；与外部时钟进行比较CC式DLL的动作图像、特性分析、CFM和CC各有优缺点，CFM的校正速度快，仅使用2个时钟周期，但容易受噪声影响，如果有测量错误，内部延迟将永远偏移。 CC的优点是更加稳定可靠，使得如果延迟不成功，那么仅有一个数据受延迟影响，与后续的延迟校正不相关，但其校正时间比CFM长。特性分析和CK#触发时钟校正，且由于数据在CK的上边缘和下边缘被触发，且传输周期被缩短了一半，因此必须确保传输周期的稳定且确保数据的正确传输，因此必须正确地控制CK的上边缘的间距。 但是，由于温度、电阻性能的变化等，CK的上下边缘的间距有可能发生变化，在这种情况下，可以预测相反的CK#会发挥纠正的作用(CK上升快，下降慢，CK#上升慢，下降快)。 另外，在特性分析、写入时，将DQS的高电平/低电平期间的中间部作为数据周期的分割点，不是上下边缘，但数据的接收触发是DQS的上下边缘，DQS是双向信号，在读出存储器时，从存储器读出DQS的边缘与数据的边缘一致，写入存储器从外部产生的DQS的中间对应数据的边缘，即此时DQS的边缘对应数据是最稳定的中间时刻，图形解析，SDRAM起动时的初始化过程，图形解析，SDRAM行的有效时序图，图形解析，SDRAM读写动作读取命令与列地址一起发出(WE#为低电平时为写入命令)，图形分析， SDRAM非突发连续读出模式：不采用突发传送而依次单独指定地址时，可以连续传送相当于BL=1的数据，但每次发送列地址和命令信息，进行控制资源非常占有的图形解析， SDRAM突发连续读取模式：指定开头列地址和突发长度，自动进行地址和数据的读取，通过控制两个突发读取命令的间隔周期(与BL相同)，能够进行连续的突发传送的图形解析、SDRAM读取时的预充电自动预充电时的开始时间与该图相同，只是没有个别的预充电命令，在发出读出命令时，将A10地址线设为高电平(允许自动预充电)。 控制预充电开始时间很重要，可以在读取操作结束后立即进入新的行地址，保证运行效率。图形分析、SDRAM读取时数据掩码操作、DQM在两个周期后生效、图形分析、SDRAM写入时数据掩码操作和DQM在突发周期的第二次数据取消后立即生效性能比较，DDR2和DDR之间的差异1 .速率和预取量DDR2的实际工作频率是DDR的2倍，DDR2内存是标准DDR内存的4位预测能力的2倍。 2 .封装和电压DDR封装为TSOPII，DDR2封装为FBGA DDR的标准电压为2.5V，DDR2的标准电压为1.8V。3.bitpre-fetchDDR是2位预取功能，DDR2是4位预取功能。 4 .新技术的引入DDR2引入了OCD、ODT和post (1) ODT:ODT是内置核心的端接电阻，其功能是用端接电阻来消耗DQS、RDQS、DQ和DM信号，防止这些信号在电路中反射.性能比较、DDR2和DDR的区别(2) post CAS :如果没有为了提高DDR 2存储器的利用效率而设定的先行CAS功能，则由于当前的CAS命令占用地址线，其他L-Bank的地址操作会延迟，数据I/O总线可能变为空闲状态，使用先行cas可以解决命令的冲突、性能比较、DDR2和DDR之间的差异(3) OCD (离线驱动器) :离线驱动调整和DDR2通过OCD提高信号完整性OCD的作用是调整DQS和DQ之间的同步以确保信号的完整性和可靠性。 OCD的主要目的是调整I/O接口侧的电压，补偿上拉和下拉电阻值，从而使DQS和DQ数据信号之间的偏差最小化。 在调谐期间中，分别测试DQS高电平和DQ高电平，与DQS低电平和DQ高电平的情况同步，如果不满足要求，通过设定突发长度的地址线来传送上拉/下拉电阻电平，在测试通过之前不结束OCD动作。性能比较，DDR3和DDR2之间的差异DDR2为1.8V，DDR3为1.5V DDR3，采用CSP和FBGA封装，8位芯片采用78球FBGA封装，16位芯片采用96球FBGA封装，DDR2为60/68/有84球FBGA封装的3个规格的逻辑存储体数，DDR2是4存储体和8存储体，DDR3是从8存储体开始的突发长度，因为DDR3的预想是8比特，所以突发传送周期(BL，BurstLength )也固定了比特8， DDR2和初始DDR架构的系统中还经常使用BL=4，DDR3为此增加了4-bitBurstChop (突发突变)模式，即，在BL=4的读取操作和BL=4的写入操作中将BL=8的数据突发传输组合，并在此时， 向a12位地址线可控制的地址定时、DDR2的AL为04、DDR3为0、CL-1、CL-2、DDR3追加了定时参数的写入延迟(CWD )的位pre-fetch DDR 2为4位pre-fetch、DDR3 .性能比较，DDR3和DDR2的不同新功能，ZQ是新添加的引脚，该引脚与240欧姆的低公差参考电阻连接，追加了裸SRT(Self-ReflashTemperature )的可编程温度控制存储器时钟频率功能， 增加PASR(PartialArraySelf-Refresh )的本地存储体刷新功能，对存储体整体进行更有效的数据读写，达到了省电效果的DDR3的参照电压， 分为服务命令和地址信号的VREFCA和服务数据总线的VREFDQ两部分，点对点连接(p2p )有效降低系统数据总线的信噪水平，从而提高系统性能、性能比较、DDR4和DDR3差异DDR3ram和DDR4DRAM的主要标准、性能比较、DDR4和DDR3差异DDR3ram到DDR4SDRAM的迁移时间表、DDR3基础知识说明、DDR3基础知识说明、BurstLength是固定的BC4和BL8或者，DDR3的基础知识是，RL是整体读取潜在期间，被定义为additive latency (al )-CASLatency (cl )的cas latency是读取潜在期间，该内部读取命令和第一个比特有效数据输出之间的时钟周期AdditiveLatency是一个额外的潜伏期，它允许读取或写入命令跟随有效命令。DDR3基础知识解说，CASWriteLatency(CWL )列写入潜伏期是， DDR3SDRAM (该DDR3SDRAM被定义为内部写入命令与第一个比特有效数据输入之间的时钟周期延迟)不支持半周期潜伏期，并且总写入潜伏期为write latency (wl )=additive latency (al ) cas， tDQSCK是从差分时钟交叉点到数据栅极脉冲的交叉点的时间，tQSH是DQS的差分输出高电平时间，tQSL是DQS的差分输出低电平时间，tDQSQ是从最近的数据栅极脉冲到数据有效为止的时间，tqm， DDR3基础知识解说、读取定时定义、DDR3的基础知识解说、读取定时、ODT(On-Termination )提供接通/断开终端电阻的功能仅开放DQS、/DQS和DM引脚的DDR3的基础知识解说、DDR3的基础知识解说、地址/命令的作成时间、保持时间和降额tis (totalsetptime )=tis (base ) tistih (total