EDA课程设计报告8线-3线优先编码器

Xxxxx 学院 EDAEDA 技术技术课程报告课程报告 设计题目：设计题目：8 8 线线-3-3 线优先编码器线优先编码器 班班 级：级： 应用电子应用电子 11011101 班班 姓姓 名：名： 学学 号：号： 指导老师：指导老师： 日日 期：期： 目录目录 一、一、8-38-3 优先编码器设计原理分析优先编码器设计原理分析 .3 3 二、二、8-38-3 优先编码器模块的源程序优先编码器模块的源程序 .3 3 三、三、8-38-3 优先编码器仿真结果优先编码器仿真结果 .4 4 四、设计总结和心得体会四、设计总结和心得体会.5 5 五、参考资料五、参考资料.5 5 一、8-3 优先编码器设计原理分析 8-3 优先编码器输入信号为 din0，din1，din2，din3，din4，din5，din6 和 din7，输出信号为 out2、out1、out0。输入信号中 din7 的优先级别最低， 依次类推，din0 的优先级别最高。也就是说若 din0 输入为 1（即为高电平）则 无论后续的输入信号怎么样，对应的这种状态一样，如若 din0 输入为 0（即为 低电平）则看优先级仅次于 din0 的 din1 状态决定，依次类推。因为 din0 到 din7 共 8 中状态，可以用 3 位二进制编码来表示。8-3 优先编码器真值表如下 表所示。 表 1 8-3 优先编码器真值表 二、8-3 优先编码器模块的源程序 8-3 优先编码器由 VHDL 程序来实现，VHDL语言描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(0 TO 7);output : OUT STD_LOGIC_VECTOR(0 TO 2);EANABLE: in std_logic ); END coder; ARCHITECTURE behav OF coder IS SIGNAL SINT : STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS (din) BEGIN IF (EANABLE=0) THEN IF (din(0)=1) THEN output = 000 ; 输 入 输 出 din0din1din2din3din4din5din6din7out0out1out2 1xxxxxxx000 01xxxxxx100 001xxxxx010 0001xxxx110 00001xxx001 000001xx101 0000001x011 00000001011 ELSIF (din(1)=1) THEN output = 100 ; ELSIF (din(2)=1) THEN output = 010 ; ELSIF (din(3)=1) THEN output = 110 ; ELSIF (din(4)=1) THEN output = 001 ; ELSIF (din(5)=1) THEN output = 101 ; ELSIF (din(6)=1) THEN output = 011 ; ELSE output = 111 ; END IF ; ELSE output =ZZZ; END IF; END PROCESS ; END behav; 三、8-3 优先编码器仿真结果 8-3 优先编码器由 VHDL 程序实现后，其仿真图如图 2-1 所示。 图 1 8-3 优先编码器功能仿真图 对其仿真图进行仿真分析：din 为输入信号组，它由 din7-din0 八个输入 信号组成。output 为输出信号组， 它由 output2-output0 三个二进制代码输 出信号组成。enable 为使能端，当 enable 为 0 时编码器工作，当使能端为 1 时输出高阻状态。当 din0 为 1 时，即输入为：1*时，输出 111，当 din0 为 0 时，输出由优先级仅次于 din0 的 din1 决定，即输入为：01*时，输 出 110，紧接着依次类推，分别得出输入为：001*时，输出 101，输入为： 0001*时，输出 100，输入为 00001*时，输出为 011。到此为止由于使能 段变为高电平，输出信号为高阻状态，但可以推断出当输入为*时，输出 010，输入为*时，输出 001，输入为时，输出为 000。 四、设计总结和心得体会 通过本次课程设计的学习，我深深的体会到设计课的重要性和目的性所在。 本次设计课不仅仅培养了我们实际操作能力，也培养了我们灵活运用课本知识， 理论联系实际，独立自主的进行设计的能力。它不仅仅是一个学习新知识新方 法的好机会，同时也是对我所学知识的一次综合的检验和复习，使我明白了自 己的缺陷所在，从而查漏补缺。希望学校以后多安排一些类似的实践环节，让 同学们学以致用。 在设计中要求我要有耐心和毅力，还要细心，稍有不慎，一个小小的错误 就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设 计和设计中遇到的问题，也积累了一定的经验，对以后从事工作会有一定的帮 助。在应用 VHDL 的过程中让我真正领会到了其在电路设计上的优越性。用 VHDL 硬件描述语言的形式来进行数字系统的设计方便灵活，利用 EDA 软件进行 编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本， 这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。 五、参考资料 1 杨刚,龙海燕.现代电子技术-VHDL 与数据系统设计.北京:电子工业出版社, 2004 2 黄仁欣.EDA 技术实用教程.北京:清华大学出版社,2006 3 潘松.VHDL 实用教程M.成都:电子科技大学出版社,2000 4 李国丽，朱维勇.电子技术实验指导书