重庆大学光电学院EDA复习试卷

电子设计自动化试卷I .选择题1.2.基于EDA软件的FPGA/CPLD的设计过程如下：原理图/HDL文本输入合成适配编程下载硬件测试。A.功能模拟b .时序模拟C.逻辑综合d .配置3.IP核在EDA技术和开发中起着非常重要的作用。提供了以硬件描述语言(如VHDL)描述的功能块，但是不涉及用于实现该功能块的特定电路的IP核是_ _ _ _ _ _ _ _ _ _ _。A.柔软的IPB。固体IPC.硬IPD。好4.合成是EDA设计过程的关键步骤，在下面的合成描述中，_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _是错误的。综合是将抽象设计层次中的一个表示转换成另一个表示的过程。综合是将电路的高级语言转换成低级网表文件，该文件可以映射到可编程门阵列/可编程逻辑器件的基本结构。为了满足系统的速度、面积和性能要求，有必要对综合进行约束，这就是所谓的综合约束。D.合成可以理解为用电路网表文件描述软件和给定硬件结构的映射过程，并且这种映射关系是唯一的(即合成结果是唯一的)。5.大规模可编程器件主要包括FPGA和CPLD，其中CPLD通过_ _ _ _ _ _实现其逻辑功能。A.可编程产品术语逻辑查找表(LUT)C.输入缓冲器d .输出缓冲器6.VHDL是一种结构化设计语言。设计实体(电路模块)包括实体和结构，结构描述_ _ _ _ _ _ _ _ _ _ _。A.设备外部特性b .设备内部功能C.设备的外部特征和内部功能7.电子系统设计优化，主要考虑提高资源利用率、降低功耗(即面积优化)和提高运行速度(即速度优化)；在以下方法中，_ _ _ _ _ _，不属于区域优化。A.管道设计b .资源共享C.逻辑优化d .序列化8.正在处理信号分配语句，其信号更新为_ _ _ _ _ _ _ _ _ _ _ _ _ _。A.b .进程结束时立即完成C.按顺序完成d是错误的。9.对于不完整的IF语句，综合结果可以实现_ _ _ _ _ _。A.时序逻辑电路C.双向电路d .三态控制电路10.在状态机编码方法中，_ _ _ _ _ _ _ _ _ _占用较多的触发器，但其简单的编码方法可以减少状态解码组合逻辑资源，并且容易控制非法状态。A.一位热码编码b .顺序编码C.状态位直接输出编码二。用VHDL程序填空1.下面的过程是一个1位十进制计数器的VHDL描述，它将被完成。图书馆。使用电气和电子工程师协会。_。全部；使用电气和电子工程师协会。标准逻辑无符号。全部；实体碳纳米管端口(标准逻辑中的CLK :Q :输出标准逻辑向量(3下降0)；末端碳纳米管10；_的建筑有限公司信号Q1 :标准逻辑向量(3向下0)；开始过程(CLK)_如果_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _，则边缘检测如果Q1 10，那么Q1=(OTHERS=0)；-零点设置其他Q1=Q1 1；-加1结束中频；结束中频；结束流程；_结束bhv。2.下面是一个多路复用器的VHDL描述，试着完全补充一下。图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；实体预算信息系统端口(sel : _ _ _ _标准逻辑；标准逻辑向量中的a、B :向下0)；y : _ _ _ _ _ STD _ LOGIC _ VECTOR(_ _ _ DOWNTO 0)；END bmux。英国建筑事务所建筑事务所开始当sel=1时y=A _ _ _ _ _ _。结束bhv。第三，VHDL程序纠错仔细阅读以下程序并回答问题图书馆。- 1使用电气和电子工程师协会。标准逻辑1164。全部；- 2实体LED7SEG IS - 3端口(标准逻辑向量中的：(3向下0)；- 4标准逻辑中的CLK :- 5LED7S :输出标准逻辑向量(6向下0)；- 6结束LED7SEG- 7LED7SEG IS - 8的架构之一信号TMP :标准逻辑；- 9开始- 10SYNC :流程(CLK，A) - 11BEGIN - 12如果克文特和CLK=1，则- 13TMP=A；- 14结束中频；- 15岁结束流程；- 16岁OUTLED :工艺(TMP) - 17BEGIN - 18病例TMP IS - 19当0000=LED7S=；- 20WHEN 0001 =LED7S=- 21当 0010=LED7S=;- 22当 0011=LED7S=;- 23当 0100=LED7S=;- 24当 0101=LED7S=;- 25当 0110=LED7S=;- 26当 0111=LED7S=;- 27当1000=LED7S=；- 28岁当1001=LED7S=“”；- 29结案；- 30结束流程；- 31结束一个；- 321.程序中有两个错误，试着指出它们并解释原因：2.修改相应的程序行：错误1行号：程序更改为：错误2行号：程序更改为：四、阅读下面的VHDL程序，画出原理图(RTL级)图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；实体拥有的是端口(标准逻辑中的：标准逻辑中的b :c :输出标准逻辑；d :输出标准逻辑)；最终实体；民政总署的架构开始c=非(与非b)；d=(a或b)和(a与非b)；结束架构fh1五、请根据课题要求编写相应的VHDL程序1.启用计数的异步复位计数器输入端口：clk时钟信号Rst异步复位信号计数使能负载同步加载数据(加载)数据输入，位宽为10输出端口：Q计数输出，位宽102.请看下面的原理图，并写出相应的VHDL描述。六.综合问题下图是模数转换采集系统的一部分。要求设计现场可编程门阵列采集控制模块。该模块由三部分组成：控制器、地址计数器和嵌入式双端口随机存取存储器。控制器是一个状态机，控制AD574并写入adram。Adram是一种LPM随机存取存储器，当wren为“1”时允许写入数据。试着分别回答问题。下面列出了AD574的控制模式和控制时序图。AD574逻辑控制真值表(x为任意值)土木工程师CS罗马天主教K12_8A0工作行为0XXXX禁令X1XXX禁令100X0开始12位转换100X1启动8位转换1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随的4个零是有效的。AD574工作时序：1.要求AD574以12位转换模式工作。如何设置K12_8和A0控制2.尝试绘制控件状态机的状态图3.地址计数器模块的VHDL描述输入端口：clkinc计数脉冲Cntclr计数器零输出端口：rdaddrRAM读取地址，位宽10位4.根据状态图，尝试用VHDL描述控制5.adram的已知端口描述如下实体adram IS港口（标准逻辑向量中的数据：(11 DOWNTO 0)；-写入数据标准逻辑向量中的wraddress :(9 DOWNTO 0)；-写地址标准逻辑向量中的rdaddress :(9 DOWNTO 0)；-读取地址标准逻辑：中的wren :=1；-写使能q : outtd _ logic _ vector(11 down至0)-读取数据)；END adram用VHDL语言描述了整个FPGA采集和控制模块，并给出了一个实例。电子设计自动化测试答案I .选择题1.2.基于EDA软件的FPGA/CPLD设计过程如下：原理图/HDL文本输入 A _ _ 合成适配 B _ _ 程序下载硬件测试。P14A.功能模拟b .时序模拟C.逻辑综合d .配置3.IP核在EDA技术和开发中起着非常重要的作用。提供了以硬件描述语言(例如，VHDL)描述的功能块，但是不涉及用于实现该功能块的特定电路的IP核是_ _ A _ _。P25A.柔软的IPB。固体IPC.硬IPD。好4.综合是EDA设计过程的关键步骤。在下面对合成的描述中，_ _ d _ _ _是错误的。P15综合是将抽象设计层次中的一个表示转换成另一个表示的过程。综合是将电路的高级语言转换成低级网表文件，该文件可以映射到可编程门阵列/可编程逻辑器件的基本结构。为了满足系统的速度、面积和性能要求，有必要对综合进行约束，这就是所谓的综合约束。D.合成可以理解为用电路网表文件描述软件和给定硬件结构的映射过程，并且这种映射关系是唯一的(即合成结果是唯一的)。5.大规模可编程器件主要包括现场可编程门阵列和可编程逻辑器件，其中可编程逻辑器件通过_ A _实现其逻辑功能。P42A.可编程产品术语逻辑查找表(LUT)C.输入缓冲器d .输出缓冲器6.VHDL是一种结构化设计语言。设计实体(电路模块)由一个实体和一个结构组成，描述了_ _ _ _ _ b _ _。P274A.设备外部特性b .设备内部功能C.设备的外部特征和内部功能7.电子系统设计优化，主要考虑提高资源利用率、降低功耗(即面积优化)和提高运行速度(即速度优化)；在以下方法中，_ a _ _，不属于区域优化。P238A.管道设计b .资源共享C.逻辑优化d .序列化8.正在处理信号分配语句，其信号更新为_ _ _ B _ _。P134A.b .进程结束时立即完成C.按顺序完成d是错误的。9.对于不完整的IF语句，综合结果可以是_A_。P147A.时序逻辑电路C.双向电路d .