电子行业-集成电路的应用过程(ppt 69页).ppt

第5章常用时序集成电路及其应用，第1节计数器、第2节寄存器、第3节序列码发生器、第4节时序模块的应用，总结为第1节计数器、进位方式分为同步和异步计数器。 进位方式分为类型2、类型10、任意类型计数器。 根据逻辑功能，分为加法、减法和可逆计数器。 根据集成度，分为小规模和中规模的综合计数器。输入脉冲数、计数器的分类、动画计数器、部分常用集成计数器、第1节计数器、4位二进制同步计数器、第1节计数器、4位二进制可逆计数器、中型异步计数器、1，4位二进制同步计数器、(2)4位二进制同步计数器(1)4位二进制同步计数器74161 (74161/74163扩展，(1)4位二进制同步计数器74161，内部包括四个主从JK触发器和控制电路。 逻辑符号：CO，CP，符号的LD端子有效时，该端子的引线低时，时钟CP的上升沿时，把输入端子的数字发送给输出端子。 同步预设。 时钟输入信号用CP表示。 启用、CP的上升沿、CTT和CTP时，将计数器加1。 CTP、CTT :可用作能量端和多级联。 当Q3Q2Q1Q0=1111时，如果ctt=1，则控制输出端CO输出处于有效高电平。，CO，74161，r，LD，CTT，CTP，CP，Q0Q1Q2Q3，D0D1D2D3，CO，74161外部读取功能端子排列图，(1)4位二进制同步计数器74161，74161功能表，和USEIEEE.std_logic_arith.all； ENTITYv74LS161ISPORT(CP，CR_L，LD_L，CTP，CTT:INSTD_LOGIC )； d : in unsigned (3down to0) q : out unsigned (3down to0) co : out STD _ logic； ENDv74LS161； architecture v 74 ls 161 _ archofv 74 ls 161 issi liq : unsigned (3下载到0 ) begin process (CP、CTT、CR_L )，中间信号IQ是为了交换中间数据。 如果使用直接输出q，则经界定的输出必须是缓冲器而不是输出。 (1)4位二进制同步计数器74161、begini FCR _ l=0then IQ0； ENDIF； if (CPeventntandc=1) thenif LD _ l=0then IQ=d； elsif (cttandctp )=1then IQ=IQ1endif； if (IQ=15 ) and (CTT=1) then co=1else co=0endif； ENDIF； Q=IQ； 结束流程； ENDv74LS161_arch； 此外，CR_L表示零清零信号，并且低电平有效。 CP启动有效。 (2)4比特二进制同步计数器74163、74163菜单、74161菜单、咖啡、(1)外读取排列与74161相同。 (2)位置数、计数、保持功能与74161相同。 (3)归零功能与74161不同。 (3)根据(1)所述的同步预设方法，其中，将4位二进制同步计数器进行比较，以使同步预设保持计数、同步预设保持计数、异步零复位同步零复位和任意模式m下的计数器连接到计数器74163功能扩展、1、状态表计数输出NQ3q2q 0001101011210031010116100710181109111，例如1:设计了M=10的计数器。 方法1:采用后十种状态，CO=1，0，CO，CP，f，1，1，f/10，例如2:同步预设法设计M=24计数器。，0001，1000，0，1000，0000，(24)10=(11000)2，初始状态： 00000001，终止状态： 00011000，0000，1000，连接在任意模式m上的计数器，(1) (2)反馈清除法、(3)多次预设法、(74161/74163功能扩展，例3:分析图示的电路的功能。， 0000100012001030011401005010160525352535253525352535253525352535253525352535253525352535253525352535253525352535253525352535253525352535253525352535253 52535253525352535353535353535353535353535353535353535353535353535353535353535353535353535353535353535353535353 (3)多次预设方法、(74161/74163功能扩展、， 设计用，201010110401151000，71101811091111，10100，61100，例如VHDL语言多次预置的十进制电路。 LIBRARYIEEE； USEIEEE.STD_LOGIC_1164.ALL； USEIEEE.STD_LOGIC_UNSIGNED.ALL； 实体计数10is； 端口(clk : instd _ logic； date _ out : out STD _ logic _ vector (3down to0)结束计数10； 设计用VHDL语言多次预置的十进制回路。watuntilclkeventntandclk=1if temp=“1111”then temp=“0000”elsif temp (2)=0then temp (2down to0) :=“100”) else temp :=temp 1； ENDIF； DATE_OUT=TEMP； 另外，当计数为Q2=0的状态时，成为设定数状态，在下一脉冲到来之后，成为设定q2q1q0=100，Q3不变化。 否则，按8421代码计数。 计数到1111的状态时，下一个脉冲返回0000的状态。 当多个同步计数器构成同步计数链时，可以使用计数控制侧CTT和CTP来传输进位信号。 (4)同步计数器的级联、3，中规模非同步计数器，2，4比特二进制可逆计数器，1，4比特二进制同步计数器，第二节计数器，3和G3相关联。 DA:数据输入，从上位下位开始。 QDQA:数据输出，从高位开始。 1 .在逻辑符号、2，4位二进制可逆计数器74193，R=1的情况下，高电平有效，输出为0。 如果DN在高电平有效，则在UP上升沿时加1进行计数。 相反，如果UP高电平有效，则在存在DN的上升沿时减去1计数。 即，2个时钟输入。 当减小到最小值时，产生可逆位信号QCB=0。当减小到最大值时，可逆位信号QCC=0、74193的功能表、2，4位计数器74193和连接到任意模式m下的计数器，(1)以及(2. 74193 ) m-16下的计数器4位二进制可逆计数器74193在001101112100310041051011610071101811091111、例如74193中设计M=9计数器。 (1)根据(01001100 )所述的方法，其中，、和状态序列表NQDQCQBQA、01f、0110以及方法2:使用异步预设和减法计数状态序列表NQD-qcq bqa (1)连接到m-16的计数器，0 f 1，1001和连接到任何模式m的计数器，(1)连接到m-16的计数器，以便扩展2.74193，2，4位二进制可逆计数器74193，例如此外，方法：采用异步清零、加法计数。 另外，M=(147)10=(10010011)2需要与两张74193、(2)m16的计数器连接，1100，1001，0000，0000，m=(147 ) 10=(1000011 ) 2，1001，1100，1100，1001 例如，在74193中设计M=147的计数器，(2)紧接在m 16之后的计数器，三，中等规模异步计数器，二，四比特二进制可逆计数器，一，四比特二进制同步计数器，第二级计数器，(1)触发器a :模块2CPA输入QA输出(2) CPB输入QDQB输出、1 .逻辑符号、三、异步计数器74290、S9(1)、S9(2)有效。 无论R0(1)、R0(2)是否有效，数据输出侧均为1001。S9(1)、S9(2)之一无效。 R0(1)、R0(2)输入为高电平，数据输出侧清零。0000、(3)计数： R0(1)、R0(2)及S9(1)、S9(2)为低电平时，CP有下降沿时可进行计数。 使用、三，异步计数器74290，例1:74290设计M=6计数器。 另外，方法1 :使用r侧、0000110020103100400105106010、0110，0000、M=6状态序列表nqqcqd、例如74290设计M=7计数器。 另外，用M=7状态表nqqbqcqd 00M=10020100310040010510601071001、方法2:s侧、0110、1001、CPA、CPB、例74290设计M=10计数器。 另外，M=10状态序列表njqaqdqcqb 000031200103011401005100610071531011100，请求：采用5421码计数：f，例如在74290中设计M=88计数器。 方法3 :采用两块74290级联：0，1，寄存器移位寄存器，单向移位寄存器，双向移位寄存器，第三节寄存器，当1，寄存器分类，R=0，该信号为低电平时，存储数据，(1)中规模寄存器74175,4，由4个触发器构成的寄存器。 另外，CP信号是时钟，并且上升沿有效。 1 .逻辑符号、2 .功能、2、寄存器、假设4是下位寄存器，1是上位寄存器。 从、d触发器的特性方程式可以看出，采用、数字1011 :只有一个数据输入端子，解决方案：通过4个移位脉冲依次传送数字。左移位寄存器：发送上位、下位。右移位寄存器：先发送低位比特，后发送高位比特。 由于此电路是左移位寄存器，所以数字输入顺序可包含：1、0、1、1、数字1011、D1D2D3D4=1011、2 .功能、1 .逻辑符号、(2)4位单向移位寄存器74195、Q3溢出、 当(2)4位单向移位寄存器74195、0、1、Q0、2 .功能、1 .逻辑符号、(3)4位双向移位寄存器74194、(3)ma和MB为低电平时，使输出状态保持不变。(3)4位双向移位寄存器74194，74194功能表，1，0，1，0，VHDL程序实现的8位寄存器，1个中间信号IQ，(3)4位双向移位寄存器74194，2 .环形计数器，1 .数据3 .双曲线计数器，4 .分频器，(4)寄存器的应用，1.7比特串并转换，CP :，1D001111111，0，向右移位，2 d1d 00111111，0，向右移位7比特并行串行、0，1，并行发送数，开始，210D0D1D2D3D4D51，0，右移位3110 d0D1 d2d 3d 41，0，右移位Q5Q4Q3Q2Q1Q0=111111，例1:m=4的环计数器由74195构成，k，1，LOAD，CP，Q0，Q1，q3，1，q 3，j，0，0，启动，1000，01000000，1 设计、1，10001100110110110001，例2:1m=8的扭曲计数器。，k，CP，Q0，Q1，Q2，Q3，k，CP，Q0，Q1，Q2，Q3，、分频器、第四节序列码产生器、一、反馈型序列码产生器、二、计数器型序列码产生器、按一定规则排列的周期性串行二进制码。 任意长度的序列码、一、反馈型最长线性序列码产生器、反馈移位型序列码产生器与移位寄存器组合，由反馈电路构成。工作处于左移操作状态。状态表NQ0Q1Q2Q3DSL、00111111102110031001410011500111、时钟Q3输出110011110011。 在以上序列信号中，110011是一个周期时段，并且周期长度S=6。 从不同的q端子输出时，该序列中的1与0的排列相同，仅初始相位不同。 二、计数器型序列码发生器，二.根据要求设计组合输出电路。 此外，根据计数器组合输出电路、(1)电路结构、(2)设计过程、1 .序列码的长度s设计模拟s计数器，状态可进行定制。 设计、示例110001001110序列码产生器。 第一步骤：设计计数器(1)序列长度S=12，设计模块12计数器。 (选定74161。 (3)采用同步预置法。 (4)将有效状态设定为QDQCQBQA=010011