数字集成电路设计--第二章VLSI-特征尺寸缩小PPT课件

200710,.,1,第二章VLSI特征尺寸缩小,工艺每23年出现一代特征尺寸缩小30（为原来的0.7倍）门延时减少30（工作频率提高43）晶体管密度翻一倍每次翻转消耗的能量减少65（在频率提高43的情况下功耗节省50）芯片尺寸每代增加14尺寸缩小为了（1）尺寸更小（2）速度更快（3）功耗更低（4）成本更低,200710,.,2,第二章VLSI特征尺寸缩小,200710,.,3,第二章VLSI特征尺寸缩小,200710,.,4,第二章VLSI特征尺寸缩小,200710,.,5,第二章VLSI特征尺寸缩小,200710,.,6,第二章VLSI特征尺寸缩小,200710,.,7,第二章VLSI特征尺寸缩小,2.1器件的尺寸缩小2.2互连线的尺寸缩小2.3面向高性能和低功耗的CMOS器件尺寸缩小,200710,.,8,2.1器件的尺寸缩小,W,L缩小：VLSI技术的基础,恒场律（全比例缩小）：理想模型，尺寸和电压按同一比例缩小恒压律：至今仍是最普遍的模型，仅尺寸缩小，电压保持不变一般化：对今天最实用，尺寸和电压按不同比例缩小,200710,.,9,2.1器件的尺寸缩小,一、恒场律（CE律）,（一）原理：,1所有尺寸（纵，横，垂直）均S2器件的（电源）电压S3衬底浓度S,200710,.,10,2.1器件的尺寸缩小,200710,.,11,2.1器件的尺寸缩小,(二)CE率所得到的结果：,1.源漏耗尽层宽度的变化：2.阈值电压变化：3.器件工作电流的变化：4.电路的延迟时间5.功耗：6.其它（见表格）,200710,.,12,2.1器件的尺寸缩小,200710,.,13,2.1器件的尺寸缩小,200710,.,14,2.1器件的尺寸缩小,200710,.,15,2.1器件的尺寸缩小,200710,.,16,2.1器件的尺寸缩小,200710,.,17,2.1器件的尺寸缩小,200710,.,18,2.1器件的尺寸缩小,(三)CE律的优点与缺点：,优点：1.集成密度提高了S2倍2.电路优值减小了S3倍未改善:功率密度未改善问题:1.电流密度增加S倍2.VTH小使抗干扰差,次开启漏电流增加3.电源电压标准改变带来不便,200710,.,19,2.1器件的尺寸缩小,二、恒压律:,（一）原理:,1.VDD保持常数2.所有尺寸(W,L,tOX)S3.衬底浓度提高S2倍,200710,.,20,2.1器件的尺寸缩小,(二)恒压律的结果:,1.源/漏结耗尽层宽度的变化:2.阈值电压的变化:13.器件工作电流的变化:S4.延时:5.功耗:S6.其它:(见表格),200710,.,21,2.1器件的尺寸缩小,(三)恒压律的优点与缺点:,优点:1.电源电压不变2.集成密度提高S2倍3.电路优值减小S倍,问题:1.电流密度增加S3倍2.功耗增加S倍3.功率密度增加S3倍4.沟道内电场增加S倍5.衬底浓度的增加使PN结寄生电容增加,速度下降,200710,.,22,2.1器件的尺寸缩小,三、一般化的尺寸缩小:,(一)原理:,1.器件尺寸缩小为2.电源电压为3.掺杂浓度为,200710,.,23,2.1器件的尺寸缩小,200710,.,24,2.1器件的尺寸缩小,(二)一般化尺寸缩小（电源电压不随尺寸缩小比例降低）时的限制因素:,1、受限于长期使用的可靠性2、受限于载流子的极限速度3、受限于功耗,200710,.,25,2.1器件的尺寸缩小,200710,.,26,2.2互连线的尺寸缩小,200710,.,27,2.2互连线的尺寸缩小,200710,.,28,2.2互连线的尺寸缩小,200710,.,29,2.2互连线的尺寸缩小,一、互连线的理想尺寸缩小,1、要区分局部互连线（SL=S1）、全局互连线（SL=SC1,SC1,200710,.,30,2.2互连线的尺寸缩小,200710,.,31,2.2互连线的尺寸缩小,二、互连线的恒电阻尺寸缩小,互连线理想尺寸缩小存在的问题：,导线电阻迅速增加，局部连线延时不变，但全局互连线延时每年增加50（当S2.15及SC=0.94时），而门延时则年年减小。恒电阻尺寸缩小：导线宽度（W）和节距（t）按比例缩小时，导线厚度（H）保持不变。恒电阻尺寸缩小的影响：使性能得到改善，但使边缘和线间电容（串扰）增加，为此引入一个附加的电容增大系数：,200710,.,32,2.2互连线的尺寸缩小,200710,.,33,2.3面向高性能和低功耗的CMOS器件尺寸缩小,一、根据器件尺寸，在“性能”和“可靠性”之间折中选择电源电压。,1、为改善性能（减小延时），应减小源漏电阻，源漏结突变，漏端电场，可靠性,2、为达可靠性（CHC,即沟道热电子），器件需增加串联电阻（如LDD即轻掺杂漏区）以支持在高电压下工作,性能,200710,.,34,2.3面向高性能和低功耗的CMOS器件尺寸缩小,200710,.,35,2.3面向高性能和低功耗的CMOS器件尺寸缩小,二、满足“高性能”或“低功耗”条件下，降低电源电压,（一）满足高性能条件下降低电源电压应注意：,1.保证优化速度，同时保证可靠性2.需要优化栅氧及器件掺杂形态3.应优化光刻允差,200710,.,36,2.3面向高性能和低功耗的CMOS器件尺寸缩小,（二）满足低功耗条件下降低电源电压：,1.降低电源电压以保证低功耗2.速度应不比高性能情况下差1.5倍以上，沟长和栅氧也应随之缩小3.器件设计和VT选择要保证漏电流可接受,200710,.,37,2.3面向高性能和低功耗的CMOS器件尺寸缩小,200710,.,38,2.3面向高性能和低功耗的CMOS器件尺寸缩小,200710,.,39,2.3面向高性能和低功耗的CMOS器件尺寸缩小,三、在性能与功耗之间折中，应注意：,1、VT应随电源电压下降而下降,使达到所希望的速度,VT使Ioff,维持功耗,2、VT不按比例随电源电压下降而下降为此可以：()采用多种VT()调整衬底或阱偏压()改善次开启特性()采用SOI,3短沟效应（SCE）:当L时，VT,维持功耗功率密度,200710,.,40,2.3面向高性能和低功耗的CMOS器件尺寸缩小,四、关键的器件工艺技术：,200710,.,41,2.3面向高性能和低功耗的CMOS器件尺寸缩小,（一）深亚微米器件技术：,1.GateStackDualWorkfunctionLowSheetResistanceNoBoronPenetrationTightDimentionalControl2.GateDielectricReduceThickness3.Source/DrainShallowExtensionProfileOptimizationLowSheetResistance,4.ShallowTrenchIsolation(STI)LithographLimitedDimensionsThicknessIndependentofSizeLowCapacitanceNoExtended2-DThermalOxidation5.Non-uniformChannelImproveSCEReducedJunctionCapacitance,200710,.,42,2.3面向高性能和低功耗的CMOS器件尺寸缩小,(二)用于高性能的互连线技术,1.采用分层互连线：全局连线：保持对电阻的控制局部连线：集成密度和低电容是关键2.短线应随特征尺寸一起缩小，并增加布线通道（但功能块间的长线不能与其余尺寸一样缩小）3.采用较好的工艺：优良的互连材料（铜）和绝缘材料（聚合物和空气）4.采用中继器（Repeater）5.在芯片上提供去耦电容,200710,.,43,2.3面向高性能和低功耗的CMOS