49416-00 微型计算机技术 孙德文-1

2020/6/6,上海交通大学,1,面向21世纪课程教材普通高等教育“十一五”国家级规划教材,微型计算机技术WeixinJisunjiJishu（第4版）孙德文章鸣嬛编著,2020/6/6,上海交通大学,2,第8章内存储器及其接口,2020/6/6,上海交通大学,3,内存储器接口的基本技术,8.1三种典型的半导体存储芯片8.2内存储器接口的基本技术8.316位、32位微型计算机系统中的内存储器接口,2020/6/6,上海交通大学,4,8.1三种典型的半导体存储芯片,8.1.1存储器的分类8.1.2半导体存储器芯片的发展8.1.3半导体存储器的结构框图8.1.4半导体存储器的主要技术指标8.1.5三种半导体存储器芯片简介,2020/6/6,上海交通大学,5,8.1.1存储器的分类,存储器是计算机系统中必不可少的组成部分，用来存放计算机系统工作时所用的信息程序和数据。根据其在计算机系统中的地位可分为内存储器（简称内存）和外存储器（简称外存），内存储器又称为主存储器（简称主存），外存储器又称为辅助存储器（简称辅存）。,2020/6/6,上海交通大学,6,SRAMRAM内存储器DRAMROMROMEPROME2PROM存储器FLASHMEMORYFLOPPYDISKDISKHARDDISK外存储器CDOPTICALDISKDVDMO,2020/6/6,上海交通大学,7,内存与外存,存在于主机内的存储器称为内存储器简称为内存，又称为主存。存在于主机外的存储器称为外存储器简称为外存又称为辅存。内存储器通常是由半导体存储器组成，而外存储器的种类较多，通常包括磁盘存储器、光盘存储器及磁带存储器等。,半导体存储器,在现代计算机中主存（内存）都是由半导体存储器组成。半导体存储器的特点是：速度快、存取时间可为ns级；集成化，不仅存储单元所占的空间小，而且译码电路和缓冲寄存器以及存储单元都制作在统一芯片中，体积特别小；非破坏性读出，特别是半导体静态存储器，不仅读操作不破坏原来的信息，而且不需要再生，这样既缩短了读写周期，又简化了控制操作。,2020/6/6,上海交通大学,8,单极型存储器和双极型存储器,从器件组成的角度来分类，半导体存储器可分为单极型存储器和双极型存储器两种。双极型存储器是用TTL（Transistor-TransistorLogic，晶体管-晶体管逻辑）电路制成的存储器，其特点是速度快、功耗不大，但集成度较低；单极型存储器是用MOS（金属氧化物半导体，Metal-Oxide-Semiconductor）电路制成的存储器，其特点是集成度高、功耗低，价格便宜，而且随着半导体集成工艺和技术的长足进展，目前MOS存储器的速度已经可以同双极型TTL存储器媲美。,2020/6/6,上海交通大学,9,2020/6/6,上海交通大学,10,半导体存储器的分类（从存储器工作特点、作用和制作工艺分类）,随机存取器RAM(RandomAccessMemory)只读存取器ROM(ReadOnlyMemory),2020/6/6,上海交通大学,11,1，随机存储器,RAM(RandomAccessMemory)特点：能读能写，关机后信息消失。分类：静态RAM动态RAM,2020/6/6,上海交通大学,12,（1）SRAM,利用触发器的两个稳定状态表示“0”和“1”，至少需要6个晶体管才能表示一个二进制位。SRAM功耗较大，容量较小，存取速度较快，价格较高，不需要刷新。,2020/6/6,上海交通大学,13,SRAM,2020/6/6,上海交通大学,14,SRAM,2020/6/6,上海交通大学,15,SRAM的读操作,将需要读取的数据的地址送到存储器芯片。将读写控制引脚WE#置高，片选信号CS#和输出OE#置低。存储器芯片驱动数据输出线，将存取的数据输出。,2020/6/6,上海交通大学,16,SRAM的写操作,将要写入的数据地址送到存储芯片将要写入的数据送入存储器芯片将读写控制引脚WE#和片选信号CS#置低。输出信号OE#置高。,2020/6/6,上海交通大学,17,（2）DRAM,利用MOS管的柵极对其衬底间的分布电容来保存信息，以储存电荷的多少即电容端电压的高低来表示“1”和“0”。可以由单管MOS管存放一位二进制信息。,2020/6/6,上海交通大学,18,DRAM,优点：集成度高、功耗低、价格便宜缺点：DRAM中的信息会因电容器的漏电而消失，一般信息只能保存2ms左右，为了保存DRAM中的信息，每隔12ms要对其进行刷新,系统中必须配有刷新电路，存取速度较慢微机系统中的内存条都采用DRAM芯片。,2020/6/6,上海交通大学,19,DRAM,2020/6/6,上海交通大学,20,DRAM,2020/6/6,上海交通大学,21,DRAM,对刷新操作进行专门的控制，刷新地址可以由一个计数器提供一般对存储器中的一行或二行同时进行刷新。,2020/6/6,上海交通大学,22,2，只读存储器,ROM(ReadOnlyMemory)ROM的特点：是用户在使用时只能读出其中的信息，不能修改和写入新的该信息，其中信息由生产厂写入。信息可以一直保存，不会因为断电而消失。,2020/6/6,上海交通大学,23,ROM,#可编程ROM,PROM(ProgrammableROM)#可擦除的PROM,EPROM(ErasablePROM)#电可擦除PROM,E2PROM(ElectricallyErasablePROM),2020/6/6,上海交通大学,24,（1）可编程ROM,PROM(ProgrammableROM)PROM中的程序和数据可由用户写入，但只能写入一次，是一次性写入的ROM。存储单元可以用半导体二极管、三极管、MOS三极管电路构成。,2020/6/6,上海交通大学,25,（2）可擦除的PROM,EPROM(ErasablePROM)可由用户自行写入数据和程序，写入后的内容可由紫外线灯照射擦除，然后再可重新写入。EPROM可多次擦除，多次写入。为了擦除数据，需要将存取器从芯片上拔下。,2020/6/6,上海交通大学,26,（3）电可擦除PROM,E2PROM(ElectricallyErasablePROM)可用电信号擦除和改写的PROM,使用方便，又可表示为EAROM(ElectricallyAlterableROM)。擦写方便、价格较高、使用受限。,2020/6/6,上海交通大学,27,3，闪速存储器,(FlachMemory)简称“闪存”，又称“快擦型存储器”具有整片电擦除和部分电擦除的优点，具有耗电低、容量大、体积小、可靠性高、无需后备电池、可改写、重复使用性好等优点。广泛应用于微型计算机系统中，用来存放主板和显卡上的BIOS，使BIOS的升级变得更容易。,“U盘”,采用闪速存储器制成的“闪盘”(又称“U盘”)已广泛应用在台式机和便携机中替代软盘，成为大容量、高速度(相对于软盘而言)的移动式存储器,2020/6/6,上海交通大学,28,闪速存储器,又称快擦型存储器，是一种非挥发性存储器。闪速存储器芯片具有EPROM结构简单。E2PROM电擦除的特点，还具有可以整块芯片电擦除和部分电擦除的特点，耗电低、集成度高（容量大）、体积小、可靠性高、无需后备电池（不加电情况下，信息可储存长达10年之久）、可重新改写、重复使用性好（至少可反复使用十万次以上）等优点。闪速存储器的访问时间可低至70ns，比硬盘驱动器快50200倍，平均写入时间低于0.1秒。由于没有机械运动部件，所以抗震能力比硬盘驱动器强10倍。闪速存储器使用先进的CMOS制造工艺，最大工作电流只要20mA，备用状态下的最大电流不过100A。目前广泛应用于便携式计算机的PC卡存储器（固态硬盘）以及用来存放主板和显卡上的BIOS以代替原来的EPROMBIOS。利用闪速存储器存储主板的BIOS程序，则使BIOS升级非常容易。现在的Pentium主板普遍用闪速存储器来代替EPROM存储BIOS程序。,2020/6/6,上海交通大学,29,2020/6/6,上海交通大学,30,8.1.2半导体存储器芯片的发展,1.SDRAM2.DDRSDRAM3.DDR2SDRAM4.DDR3SDRAM5.DDR4SDRAM6.DDR5SDRAM,2020/6/6,上海交通大学,31,1.SDRAM,SDRAM（SynchronousDRAM，同步DRAM）是1996年底推出的DRAM芯片，它在一个CPU时钟周期内即可完成数据的访问和刷新，可与CPU的外频同步工作，故称同步DRAM。由于实现工作频率与CPU外频同步化，CPU在传输数据时不再等待，效率比EDODRAM高出50。,2020/6/6,上海交通大学,32,SDRAM,SDRAM采用双存储体结构，当CPU访问一个存储体时，另一个存储体就做好访问准备，两个存储体自动切换。高工作频率也是SDRAM的一个特点。采用SDRAM芯片的内存条为168引脚DIMM结构，数据总线为64位宽，可以单条使用，工作电压为3.3V，具有高性能、低功耗、廉价的优点。,SDRAM,常见的SDRAM规格有：PC66（66MHz，15ns）用于Pentium平台、PentiumII平台；PC100（100MHz，10ns）用于PentiumIII平台、和K6-2平台；PC133（133MHz，7.5ns）用于Pentium4平台、ATHLON平台。目前市场中还有PC133SDRAM。而最高标称频率的SDRAM是PC166MHz，对应1.3GB/s的传输带宽。,2020/6/6,上海交通大学,33,2020/6/6,上海交通大学,34,2.DDRSDRAM,DDRSDRAM（DoubleDataRateSDRAM，双倍数据速率SDRAM）DDRSDRAM的核心建立在SDRAM的基础上，但在速度和容量上都有提高，使用了更多、更先进的同步电路。DDRSDRAM中有一个延时锁定回路（DelayLockedLoop，DDL）来提供一个数据滤波信号。当数据有效时，存储器控制器可使用该滤波信号来精确定位数据，每16位输出一次，并且同步来自不同的双存储器模块的数据。DDRSDRAM允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍。DDRSDRAM在不提高时钟频率的情况下就能加倍提高SDRAM的速度和带宽。,2020/6/6,上海交通大学,35,DDRSDRAM,DDRSDRAM的内存条采用168引脚DIMM结构，64位带宽，外观与SDRAM相似，但不完全兼容，采用2.5V电压。,DDRSDRAM,DDRSDRAM普遍使用数据传输频率MHz作为其性能指标，如DDR266（266MHz）、DDR333（333MHz）。（时钟频率为其一半，即133MHz，166MHz）DDRSDRAM的内存条采用168引脚DIMM结构，64位带宽，外观类同SDRAM但不完全兼容，采用2.5V电压。DDRSDRAM规范有：DDR200（PC1600），DDR266（PC2100），DDR333（2.7GB/s），DDR400（3.2GB/s）。,2020/6/6,上海交通大学,36,2020/6/6,上海交通大学,37,3.DDR2SDRAM,DDR2在DDR的基础上新增加4位数据预取（4bitPrefetch）的特性，这是DDR2的关键技术之一，DRAM内部都采用了4bank的结构，内存颗粒单元称为Cell，这是由内存单元队列（MemoryCellArray）构成的。这时内存颗粒的频率分成三种：DRAM核心频率；时钟频率和；数据传输频率。,2020/6/6,上海交通大学,38,DDR2SDRAM,在DDR2中核心频率和时钟频率已经不一样了，由于DDR2采用了4位数据预取技术，DDR2可以达到两倍于DDR的带宽。DDR为2bitPrefetch，其数据传输频率是核心Cell工作频率的2倍；DDR2为4bitPrefetch，其数据传输频率为核心Cell工作频率的4倍。这里必须指出的是，DDR2要达到两倍于DDR的带宽水平的前提是，DDR2SDRAM的外部时钟频率也是DDRSDRAM的2倍。,2020/6/6,上海交通大学,39,DDR2SDRAM,采用DDR2SDRAM的内存条采用200、220、240（主流标准为240）引脚的FBGA封装，内存颗粒的工作电压为1.8V，物理规格同DDRSDRAM不兼容。,2020/6/6,上海交通大学,40,4.DDR3SDRAM,DDR3可达到的频率上限超过2000MHz，和DDR2一样，它使用预读取技术提升外部频率并降低存储单元运行频率，一次的预读取位数是8bit。数据预读取技术具体实现的方式是，用两倍于DDR2SDRAM内存的数据预取架构来增强存储单元并行运行能力，在提供相同传输速率的同时降低了存储单元的运行频率，和DDR400DDR2800内存的200MHz存储单元运行频率相比，DDR31066内存的存储单元仅运行在133MHz，由于存储单元的频率很难再往上提升，因此200MHz的存储单元运行频率达到了大规模应用的极限，,2020/6/6,上海交通大学,41,DDR3SDRAM,而DDR3还可以通过提升存储单元频率来提高DRAM输出频率，最终改善整个内存模组能够提供的带宽。例如，现在最新的高性能DDR3SDRAM规格DDR31333，其存储单元的运行频率仅和DDR2667的200MHz相当，仍然存在上升空间。,2020/6/6,上海交通大学,42,DDR3SDRAM的特点,点对点连接。这是为了提高系统性能而进行的重要改动，也是DDR3与DDR2的一个关键区别。在DDR3系统中，一个内存控制器只与一个内存通道打交道，而且这个内存通道只能有一个插槽，因此，内存控制器与DDR3内存模组之间是点对点的关系（单物理Bank的模组），或者是点对双点的关系（双物理Bank的模组），从而大大地减轻了地址命令控制与数据总线的负载。,2020/6/6,上海交通大学,43,DDR3SDRAM的特点,新增的重置功能。重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。该引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有操作，并切换至最少量活动状态，以节省电力。在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。,2020/6/6,上海交通大学,44,DDR3SDRAM的特点,逻辑Bank数量。DDR2SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。新型的DDR3将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。高级的刷新控制。DDR3支持根据温度自刷新及局部自刷新等其他功能。联合重置功能和1.5V的低操作电压，DDR3在功耗方面要比DDR2更低。,5.DDR4SDRAM,DDR4SDRAM（双倍速率SDRAM第四代）2014年上市，首先用于服务器领域，2015年进入PC领域。DDR4内存的传输速率可达1.63.2Gbps，而基于差分信号技术的DDR4内存其传输速率则将可以达到6.4Gbps。,2020/6/6,上海交通大学,45,DDR4SDRAM的特点,有着更高的频率，起始频率为2133MHz起跳，最高可达3000MHz以上，芯片更高的频率代表内存条的工作效率更高，目前DDR4默认频率可以达到3200MHz，每个针脚都提供2Gbps（256MBps）的带宽，比1866MHz的DDR3高出70%；触点由240个增加到284个，各触点间距离缩短到0.85mm。更小的间距更多的触点在保证信号传输稳定的同时，也能保证其与主板卡槽的摩擦力；容量方面，采用了3DS堆叠封装技术的DDR4可把容量提升到64GB，为DDR4的8倍。如果主板支持4通道，那么48GB的内存设置特别适应于游戏软件的运作。3DS（3-DimensionalStacked，三维堆叠）封装技术是用来扩大单颗芯片容量的技术；电压需求降低到了1.2V，降压与低耗逐步提升了内存条的使用寿命。,2020/6/6,上海交通大学,46,6.DDR5SDRAM,DDR5，其实就是GDDR5显存。GDDR5的峰值频率却可以达到7000MHz，甚至更高。,2020/6/6,上海交通大学,47,2020/6/6,上海交通大学,48,8.1.3半导体存储器的结构框图,1.半导体存储器的基本结构2.存储器中的数据组织,2020/6/6,上海交通大学,49,1.半导体存储器的基本结构,半导体存储器的基本结构,计算机系统中内存储器的基本结构如图8-2所示，图中还画出了内存储器与CPU的连接和信息在其间流动的概貌。图8-2中，虚线框为内存储器由半导体存储器组成，其中MB为存储体，是存储单元的集合体。内存储器通过M位地址线、N位数据线和一些有关的控制线同CPU交换信息。M位地址线用来指出所需访问的存储单元的地址，N位数据线用来在CPU与内存之间传送数据信息，而控制线用来协调和控制CPU与内存之间的读写操作。当CPU启动一次存储器读操作时，先将地址码由CPU通过地址线送入地址寄存器MAR，然后使控制线中的读信号线READ线有效，MAR中地址码经过地址译码后选中该地址对应的存储单元，并通过读写驱动电路，将选中单元的数据送入数据寄存器MDR，然后通过数据总线读入CPU。,2020/6/6,上海交通大学,50,2020/6/6,上海交通大学,51,2.存储器中的数据组织,2020/6/6,上海交通大学,52,在字节编址的计算机系统中，一个内存地址对应一个字节单元，16位字和32位双字各占有2和4个字节单元。例；32位双字12345678H占内存4个字节地址24300H24303H，在内存中的存放下：（a）为小数端存放（b）为大数端存放都以最低地址24300H为双字地址。,2020/6/6,上海交通大学,53,8.1.4主要技术指标,1.存储容量指存储器可以容纳的二进制信息量，以存储器中存储地址寄存器MAR的编址数与存储字位数的乘积表示；2.存储速度可以用两个时间参数表示，一个是“存取时间”（AccessTime）TA，定义为从启动一次存储器操作，到完成该操作所经历的时间；另一个是“存储周期”（MemoryCycle）TMC，定义为启动两次独立的存储器操作之间所需的最小时间间隔；,2020/6/6,上海交通大学,54,主要技术指标,3.可靠性用MTBF（MeanTimeBetweenFailures，平均故障间隔时间）来衡量，MTBF越长，可靠性越高。4.性能/价格比,2020/6/6,上海交通大学,55,8.1.5三种半导体存储器芯片简介,1.SRAM芯片HM61162.DRAM芯片Intel2164A3.EPROM芯片Intel2732A,2020/6/6,上海交通大学,56,1.SRAM芯片HM6116,HM6116是一种20488位的高速静态CMOS随机存取存储器，其基本特征是：高速度。存取时间为100ns、120ns、150ns、200ns（分别以6116-10、6116-12、6116-15、6116-20为标志）。低功耗。运行时为150mW，空载时为100mW。与TTL兼容。引脚引出与标准的2K8b的芯片（如2716芯片）兼容。完全静态。无须时钟脉冲与定时选通脉冲。,2020/6/6,上海交通大学,57,图8-HM6116的引脚排列,2020/6/6,上海交通大学,58,HM6116的内部功能框图,2020/6/6,上海交通大学,59,SRAM芯片HM6116,HM6116芯片的存储容量为2K8b，片内有16384（即16K）个存储单元，排列成128128的矩阵，构成2K个字，字长8位，可构成2KB的内存。该芯片有11条地址线，分成7条行地址线A4A10和4条列地址线A0A3。一个11位地址码选中一个8位存储字，需有8条数据线I/O1I/O8与同一地址的8位存储单元相连，由这8条数据线进行数据的读出与写入。,2020/6/6,上海交通大学,60,表816116的工作方式,11条地址线、8条数据线、1条电源线VCC和1条接地线GND；3条控制线片选信号、写允许信号和输出允许信号；3个控制信号的组合控制6116芯片的工作方式。,2020/6/6,上海交通大学,61,SRAM的读操作,1.将需要读取的数据的地址送到存储器芯片。2.将读写控制引脚置高，片选信号和输出置低。3.存储器芯片驱动数据输出线，将存取的数据输出。,2020/6/6,上海交通大学,62,SRAM的写操作,1.将需要写入的数据的地址送到存储器芯片。2.将要写入的数据送入存取器芯片3.将读写控制引脚片选信号置低，输出置高,2020/6/6,上海交通大学,63,2.DRAM芯片Intel2164A,Intel2164A是64K1b的芯片，其基本特征是：存取时间为150ns、200ns（分别以2164A15、2164A20为标志）。低功耗。工作时最大为275mW，维持时最大为27.5mW。每2ms需刷新一遍，每次刷新512个存储单元，2ms内需有128个刷新周期。,2020/6/6,上海交通大学,64,DRAM,利用MOS管的柵极对其衬底间的分布电容来保存信息，以储存电荷的多少即电容端电压的高低来表示“1”和“0”。可以由单管MOS管存放一位二进制信息。,2020/6/6,上海交通大学,65,DRAM,优点：是集成度高、功耗低、价格便宜缺点：是DRAM中的信息会因电容器的漏电而消失，一般信息只能保存2ms左右，为了保存DRAM中的信息，每隔12ms要对其进行刷新。系统中必须配有刷新电路，微机系统中的内存条都采用DRAM芯片。,2020/6/6,上海交通大学,66,Intel2164A的内部功能框图,DRAM,2164A的片内有64K（65536）个内存单元，有64K个存储地址，每个存储单元存储一位数据，片内要寻址64K个单元，需要16条地址线，为了减少封装引脚，地址线分为两部分行地址和列地址，芯片的地址引脚只有8条。由行地址选通信号，将先送入的8位行地址送到片内行地址锁存器，然后由列地址选通信号将后送入的8位列地址送到片内列地址锁存器。16位地址信号选中64K个存储单元中的一个单元。,2020/6/6,上海交通大学,67,2164A的刷新,2164A芯片中的64K存储体由4个128128的存储矩阵组成，每个128128的存储矩阵，由7条行地址和7条列地址进行选择。7位行地址经过译码产生128条选择线，分别选择128行中的一行；7位列地址经过译码产生128条选择线，分别选择128列中的一列。7位行地址RA0RA6（即地址总线的A0A6）和7位列地址CA0CA6（即地址总线的A8A14）可同时选中4个存储矩阵中各一个存储单元，然后由RA7与CA7（即地址总线中的A7和A15）经1:4I/O门电路选中1个单元进行读写。而刷新时，在送入7位行地址时选中4个存储矩阵的同一行，即对4128=512个存储单元进行刷新。,2020/6/6,上海交通大学,68,2020/6/6,上海交通大学,69,刷新时，送入7位行地址，同时选中4个存储矩阵的同一行，即对4128=512个存储单元进行刷新。数据线是输入和输出分开的，由信号控制读写。无专门的片选信号。,2164A的刷新,2164A芯片的引脚,Intel2164A的数据线是输入和输出分开的，由信号控制读/写。当为高电平时，为读出，所选中单元的内容经过输出三态缓冲器，从DOUT引脚读出；当为低电平时，为写入，DIN引脚上的内容经过输入三态缓冲器，对选中单元进行写入。Intel2164A芯片无专门的片选信号，一般行选通信号和列地址选通信号也起到了片选的作用。与2164A有相同引脚的芯片有MN4164等。,2020/6/6,上海交通大学,70,3EPROM芯片Intel2732A,Intel2732A是一种4K8b的EPROM，其存取时间为250ns和200ns，在同8086-2（8MHz）CPU接口时，无需插入等待周期即可正常工作。Intel2732A的引脚排列和功能框图如图8-8所示。,2020/6/6,上海交通大学,71,1）引脚功能,2732A的存储容量为4K8b，有12条地址线A11A0，8条数据线O7O0。2个控制信号中为芯片允许信号，用来选择芯片；为输出允许信号，用来把输出数据送上数据线，只有当这两条控制线同时有效时，才能从输出端得到读出的数据。,2020/6/6,上海交通大学,72,2020/6/6,上海交通大学,73,3.EPROM芯片Intel2732A,2020/6/6,上海交通大学,74,2)2732的工作方式,2732有6种工作方式1.读方式和同时为低电平2.待用方式为高电平，输出高阻抗3.编程方式/VPP加21V电压，加50ms低电平有效的TTL编程脉冲4.编程禁止方式/VPP加2lV电压接高电平5.输出禁止方式/VPP接高电平，接低电平6.Intel标识符方式,读方式,禁止输出方式,待用方式,2732A有6种工作方式。（1）读方式2732A有两个控制信号和，在地址信号稳定后，在和同时为低电平时，2732A处于读方式。（2）禁止输出方式信号为高电平、信号为低电平时，此时，输出数据线呈现高阻状态，2732A在逻辑上和数据总线脱开。（3）待用方式当信号为TTL的高电平时，2732A处于待用状态（又称为静止等待方式），这时输出端呈现高阻抗，且不受的影响，在待用方式下，工作电流从125mA降到35mA。,2020/6/6,上海交通大学,75,（4）编程方式,当/VPP引脚加上21V电压时，2732A为编程方式，为防止瞬时的高电压，应在/VPP端与地址间接入一个0.1F的电容器。欲写入的数据以8位并行方式加到数据输出引脚上，地址和数据电平与TTL相同。当地址和数据稳定后，一个50ms、低电平有效的TTL的编程脉冲必须加到端上，每一个这样的脉冲控制向一个地址中写入一个8位数据。于是编程可在任何时刻，以单地址、顺序多地址或随机地址的方式、在任意的位置上进行，编程脉冲最宽可以到55ms。注意，用直流信号不能替代编程脉冲对2732A进行编程。由于编程操作简单，对多个并联的2732A用同样的数据进行编程是很方便的，可把各个2732A的相同引脚连接起来，用低电平的TTL脉冲加到并联的上即可。编程之后应检查编程的正确性，当/VPP和都为低电平时，可对编程进行检查。,2020/6/6,上海交通大学,76,编程禁止方式和Intel标识符方式,（5）编程禁止方式当/VPP加上21V电压，加上高电平时，处于不能进行编程方式，输出为高阻态。（6）Intel标识符方式当A9引脚加上高电平，、为低电平时，处于Intel标识符方式，可从数据线上读出制造厂和器件类型的编码。,2020/6/6,上海交通大学,77,2020/6/6,上海交通大学,78,2732A的方式选择,2020/6/6,上海交通大学,79,使用EPROM芯片要注意的问题,VPP端加+21V电压时不能插拔EPROM芯片加电时先加低压VCC(+5V)，然后加高压VPP(+21V),关断时,则先关高压VPP，后关低压VCC。当为低电平时，/VPP不能在低电平和+21V间切换。有的EPROM芯片的VPP为+25V,2020/6/6,上海交通大学,80,8.2内存储器接口的基本技术,8位微机系统中的存储器接口动态存储器的连接,8.2.1一个8位系统的存储器接口,在微型计算机系统中，存储器系统是必不可少的，下面以一个8位微型计算机系统中的存储器子系统为例，说明半导体存储器芯片与CPU的连接方法以及在连接时必须注意的问题。图8-9是一个8位微型计算机系统中的存储器子系统。该子系统中有4片2732EPROM组成16KB的ROM区、4片6116SRAM组成8KB的RAM区。该存储器子系统共占有24KB的内存空间（图中CPU为8088，8088的存储器/IO控制信号为IO/）。,2020/6/6,上海交通大学,81,2020/6/6,上海交通大学,82,图8-98位微机系统中的存储器接口,2020/6/6,上海交通大学,83,8位微机系统中的存储器接口,图8-9所示为是一个8位微型计算机系统中的存储器子系统。该子系统中有由4片Intel2732AEPROM组成16KB的EPROM区和由4片6116SRAM组成8KB的SRAM区。该存储器子系统共占用24KB的内存空间（图中CPU为8088，8088的存储器IO控制信号为IO）。,CPU与内存芯片的连接,从图8-9可见，在内存芯片选定后，内存芯片同CPU的连接是构筑存储器子系统的主要工作，有3部分内容：1）地址线的连接可以根据所选用的半导体存储器芯片地址线的多少，把CPU的地址线分为芯片外（指存储器芯片）地址和芯片内的地址，片外地址线经地址译码器译码后输出，作为存储器芯片的片选信号，用来选中CPU所要访问的存储器芯片。片内地址线直接接到所要访问的存储器芯片的地址引脚，用来直接选中该芯片中的一个存储单元。图8-9中，对2732而言，片外地址线为A19A12，片内地址线为A11A0；对6116而言，片外地址线为A19A11，片内地址线为A10A0。,2020/6/6,上海交通大学,84,数据线和控制线的连接,2）数据线的连接在图8-9中，2732为4K8b芯片，6116为2K8b芯片，两者都有8条数据线，可直接同8088CPU的8位数据线相连。如果采用Intel2164芯片，因该芯片为64K1b芯片，内部只有一位数据线，必须由8片2164芯片才能构成64KB的内存，因此8片2164的数据线必须分别同8088CPU的8条数据线相连。3）控制线的连接即如何用CPU的存储器读/写信号同存储器芯片的控制信号线连接，以实现对存储器的读/写操作。,2020/6/6,上海交通大学,85,1集成译码器及其应用,CPU要对存储单元进行读/写，首先要选择存储器芯片，即进行“片选”，然后在被选中的芯片中选择所要读/写的存储单元，即进行“字选”选择存储字。片选是通过地址译码方法来实现的。1）74LS138译码器在微机系统中，常采用中规模集成电路芯片74LS138作为地址译码器，其引脚及逻辑电路如图8-10所示。74LS138是3线-8线译码器/分配器，有3个“选择输入端”C、B、A，3个“使能输入端”（又称为“允许端”或“控制端”）G1、2A、2B以及8个输出端07。其功能表如表8-3所示。,2020/6/6,上海交通大学,86,2020/6/6,上海交通大学,87,集成译码电路74LS138,74LS138是3-8线译码/分配器有3个选择输入端C、B、A,输入3位代码(C为高位,A为低位)，用以选择8个输出端中哪一个有效3个使能输入端G1、2A、2B，只有在G1=“H”,2A=2B=“L”时，译码器才能工作，又称允许端、控制端8个输出端低电平有效，当CBA=i时(i=07),有效。,2B,2A,2020/6/6,上海交通大学,88,图8-1074LS138译码器,表8-374LS138的功能表,2020/6/6,上海交通大学,89,2）74LS138的应用,以图8-9的存储器子系统为例，地址译码器74LS138的“使能输入端”2A经与非门同系统的地址总线A15、A16、A17和A18相连，2B同IO/相连，G1与A19相连，而3个选择输入端C、B、A分别与A14、A13、A12相连。这样，74LS138译码器能工作的必要条件是：存储器操作包括存储器读或写。A19A18A17A16A15为11111。而A14A13A12的8种不同的地址组合（从000到111），分别对应于与8个输出端相连的8个半导体存储器芯片的地址范围。,2020/6/6,上海交通大学,90,8片存储器芯片的地址范围,据此分析，4片2732芯片的编号为EPROM1、EPROM2、EPROM3和EPROM4，4片6116芯片的编号为SRAM1、SRAM2、SRAM3和SRAM48片存储器芯片的地址范围的计算见表8-4，分别为：EPROM1：F8000HF8FFFHEPROM2：F9000HF9FFFHEPROM3：FA000HFAFFFHEPROM4：FB000HFBFFFHSRAM1：FC000HFC7FFHSRAM2：FC800HFCFFFHSRAM3：FD000HFD7FFHSRAM4：FD800HFDFFFH,2020/6/6,上海交通大学,91,表8-474LS138的地址范围计算,2020/6/6,上海交通大学,92,2020/6/6,上海交通大学,93,2.用基本的逻辑门电路实现片选控制,对于存储芯片较少的存储器系统，可以采用基本的逻辑门电路组成片选控制电路。利用或门的特性输入全0，输出为0与非门的特性输入全1，输出为0可以方便地用或门、与非门或其组合组成片选控制电路。,图8-11用基本门电路实现片选控制,2020/6/6,上海交通大学,94,图8-12用“与非门”替代“或门”,2020/6/6,上海交通大学,95,2020/6/6,上海交通大学,96,3.实现片选控制的三种方式,1）全译码CPU的全部地址线A0A19都参予译码，因此对应于存储器芯片中的任意单元都只有唯一的确定的地址。2）部分译码CPU的地址线A0A19中有l条或几条没有参予译码，那么一个存储单元就有几个地址对应，若有n条地址线未参予译码，则一个存储单元有2n个地址对应，称为“地址重迭”。,2020/6/6,上海交通大学,97,3）线选法,图8-13所示的电路中两个芯片的存储容量都为2K8b，各有11条地址线A0A10和8条数据线D0D7，这19条地址线、数据线分别同CPU对应的地址线、数据线相连。EPROM的片选线CE直接同CPU的地址线A17相连，SRAM的片选线CE直接同CPU的地址线A16相连，这样，只用CPU的1条地址线来控制存储器芯片的片选端，这种片选控制方式称为线选。,2020/6/6,上海交通大学,98,图8-13线选法,2020/6/6,上海交通大学,99,线选法,A19A18A17A16A15A14A13A12A11A10ASRAM10001011EPROM01000111“”为无关项，取0、取1都可以。设“”取0，则两个存储器芯片的地址范围为：EPROM为10000H107FFH，SRAM为20000H207FFH。,2020/6/6,上海交通大学,100,4.控制信号的连接,SRAM通常有三条控制信号线片选信号、写允许信号和输出允许信号；EPROM芯片常采用双线控制，片选信号用来选择芯片，输出允许信号用来允许数据输出。只有这两条控制线同时有效时，才能从输出端得到要读出的数据。建议同地址译码器输出相连，以控制对各器件的选择，而同系统控制总线中的读信号相连，这样可以保证所有未被选中的器件处于低功耗状态。,控制信号的连接,最后还要特别指出的是，在存储器芯片同CPU连接时要注意：CPU总线的负载能力问题。通常CPU的总线负载能力为一个TTL器件或20个MOS器件，当总线上挂接的器件超过上述负载时，应考虑总线的驱动问题。在总线上加接缓冲器和驱动器，以增加CPU的负载能力。常用的驱动器和缓冲器有单向的74LS244、74LS367以及Intel的8282等，用于单向传输的地址总线和控制总线的驱动；对双向传输的数据总线通常采用数据收发器74LS245或Intel的8286、8287等。CPU的时序同存储器芯片的存取速度的配合问题。存储器芯片同CPU连接时，要保证CPU对存储器的正确、可靠的存取，必须考虑存储器的工作速度是否能同CPU速度匹配的问题。如果存储器的速度跟不上CPU的速度，就必须在正常的CPU总线周期中插入等待周期Tw。,2020/6/6,上海交通大学,101,2020/6/6,上海交通大学,102,根据DRAM芯片的特点，DRAM芯片的连接要注意如下几个问题：1.行地址和列地址的形成采用二片74LS158四路二选一选择器将CPU的l6位地址线分为行地址A0A7，列地址A8A15，分二次送入DRAM的地址端。,8.2.2动态存储器的连接,表8-574LS158真值表,2020/6/6,上海交通大学,103,行地址和列地址的形成,在PC/XT机中控制端S接信号ADDRSEL，当或有效时（存储器读或写），ADDRSEL信号先为低电平，过60ns为高电平，则74LS158先输出A路信号XA0XA7，即行地址；后输出B路信号XA8XA15，即列地址，先后在（行地址选通）和（列地址选通）的有效信号作用下，送到DRAM芯片组的8条地址线。,2020/6/6,上海交通大学,104,2020/6/6,上海交通大学,105,2020/6/6,上海交通大学,106,2.和的产生,4组DRAM存储器的和由两级地址译码器组成第一级译码器由2564位的ROM24S10组成，产生第二级译码的译码条件。第二级译码器由二个74LS138组成，分别生成4组DRAM芯片所需要的和,2020/6/6,上海交通大学,107,图8-15,和的产生,PC/XT机的和信号产生电路如图8-15所示。该电路产生4组DRAM存储器的和。由两级地址译码器组成。第二级译码器由两片74LS138组成，U56产生行地址选通信号；U42产生列地址选通信号。第二级译码器工作有3个条件：第一级译码器的输出Q0=“H”。非刷新操作，=“H”（无效电平）。有存储器读或写信号、。译码器工作条件还需加上满足下面3个条件中的一个：=“L”（有效），即DMA操作。=“L”（有效）即存储器读。=“L”（有效），即存储器写。图中延迟线TD1使U42滞后U56工作，以满足比滞后有效。,上海交通大学,108,二级译码器,第一级译码器由24S10（U44）组成，这是一个2564b的ROM，在256个4位存储单元中，预先写入适当数值，地址线A7A0用来选中其中一个存储字（4位数据Q3Q2Q1Q0），S2、S1为输出控制端，当S2S1=“LL”时，24S10的输出端Q3Q0有输出。Q3Q0的输出值随A7A0的地址信号而异。A0A3接系统地址线高4位A16A19；A4、A5接系统板上配置开关位3和位4SW3、SW4（SW3和SW4的状态反映系统板上RAM的配置情况）；A6、A7恒为“H”，根据第二级译码要求，24S10芯片中有关单元应写入数据如表8-6所示。,2020/6/6,上海交通大学,109,表8-6第一级译码器24S10中有关存储字内写入数据,2020/6/6,上海交通大学,110,24S10中有关存储字内写入数据,从表8-6可见，在系统板上RAM容量固定的情况下（即SW4、SW3固定），A19A16为0000、0001、0010、0011时，Q2Q1分别对应为00、01、10、11，同时加到第二级译码器的选择输入端B和A，经译码后，分别输出/、/、/和/，用以选中4组RAM中的一组。在分析第一级译码时还需注意的是，第二级译码要求24S10的Q0必须输出“H”才能正常工作，在表5-8中也应满足这一要求。例如，当系统板上只配置有128KB的RAM，则SW4SW3=01，当A19A16=0000时，Q2Q1Q0=001，Q0=1满足第二级译码要求，Q2Q1=00，使第二级译码输出=L，=L，选中第1组RAM；当A19A16=0001时，Q2Q1Q0=011，Q0=1，Q2Q1=01输出=L，=L，选中第2组RAM；而当A19A16=0010和0011时，Q2Q1Q0=000，Q0=0，第二级译码不工作，无，的有效信号输出，第3、4组RAM不被选中，这是符合实际情况的，因为此时系统板上根本未装上这两组RAM。,2020/6/6,上海交通大学,111,24S10中有关存储字内写入数据,当DRAM芯片组进行动态刷新时，图8-15中=“L”，经U24与非门后输出“H”使U42的无效，同时又使U56的亦无效，则第二级译码器不工作，无、有效信号输出。而又经非门U71反相为“H”，送到与非门U69，U69的另一输入端来自延迟线TD1的输入端，当或有效时，TD1输入为“H”，经U69与非后输出低电平信号加到U55的4个负或门，同时输出4组RAM芯片的，这正是DRAM芯片刷新所要求的。,2020/6/6,上海交通大学,112,3.刷新电路-DRAM刷新的例子,这是一个以DMA（直接存储器存取）控制方式进行DRAM刷新的例子。4164DRAM容量为64K1b，有64K个存储单元，分成4个128128的存储矩阵，每当=“L”（有效）时，将根据地址线A6A0的值对每个矩阵中相应的行进行一次刷新，共刷新4128个存储单元。要求2ms内对全部存储单元刷新一遍，则每一行刷新的时间间隔为2ms/128=15.625s。在PC/XT机中采用15s。在图5-18中，15s的时间间隔由定时器（采用8253可编程间隔定时器芯片）发出，作为DMAC（DMA控制器采用8237芯片）的请求信号DREQ0，DMAC向CPU发出HOLD（总线请求信号），经CPU允许（发出总线响应信号HLDA）开始一次刷新操作，送出（即图5-17中的）经非门G1、与非门G2、与门G3后产生4组DRAM芯片所需的有效信号，同时，DMAC发出刷新地址A6A0送到DRAM各组芯片，在有效信号作用下，对指定行（4128个存储单元）进行刷新。完成一次刷新后，DMAC内部将地址自动加1，等待下一次刷新请求。DMAC完成一行刷新的时间为4T=840ns，占整个刷新周期15s的1/18。,2020/6/6,上海交通大学,113,2020/6/6,上海交通大学,114,图8-16刷新逻辑原理路,2020/6/6,上海交通大学,115,(1)由地址多路器产生刷新所需要的低7位地址A6A0(2)15s的时间间隔由定时器(8253)发出，作为DMAC的请求信号DREQ,经CPU允许产生一次刷新操作，DMAC发出DACK经非门1、与非门2和与门3产生刷新所需要的。(3)存储器读信号经与非门2和与门3送存储器芯片,2020/6/6,上海交通大学,116,8.316位、32位系统中的内存储器接口,8.3.116位微机系统中的奇偶分体8.3.28086的存储器访问操作8.3.316位系统中存储器接口举例8.3.432位微型计算机系统的内存储器接口,8.3.116位微机系统中的奇偶分体,在16位微型计算机系统中，CPU除了可以对字节寻址外，还必须能进行整字（16字）的读/写，因此要求存储器系统组织的设计能保证一次能访问一个整字，但也能允许一次只访问一个字节。以8086系统为例，808