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文档简介

组成原理实验报告姓名：赵帅_专业：网络工程_学号：0121121394_日期：2014年11月25日实验一：8位运算器的设计1，设计目的：1） 学习并练习verilog语言2） 了解8位加法器实现原理2，设计目标：1） 使用verilog语言编写8为运算器并进行仿真模拟3，模块设计规格及输入输出端变量说明1）3模块设计规格及输入输出端变量说明：输入：2:0s(操作指令)， LDA,LDB(输入控制), 7:0IN(输入数)；输出：7:0A,B(操作数)， ALU(结果寄存器)， FZ(判零)， FC(进位)；2） 操作指令表：运算类型 S2 S1 S0功能逻辑运算 000ALU=A 001ALU=A&B 010ALU=A|B 011ALU=A移位运算 100ALU=A逻辑左移一位算术运算 101ALU=A+B 110ALU=A+1 111ALU=A-14，程序原理连接图5，程序代码Moduletest (T4,s,A,B,LDA,LDB,FZ,FC,IN,ALU);input 2:0 s;input LDA,LDB,T4;input 7:0 IN;output 7:0 A,B,ALU;output FZ,FC;reg 7:0 A,B,ALU;reg FZ,FC;/*输入模块，当clk上升沿时，如果LDA为1，则把IN的值给A，否则赋给B*/always (posedge CLK)begin if(LDA=1b1) beginA=IN; end else if(LDB=1b1) begin B=IN; endend/*计算模块，根据操作数s的不同值为A和B进行八种不同的计算，其中当A+B*进行加法计算时，把进位值赋给FC*/always (s2 or s1 or s0)begin case (s2,s1,s0) 3b000:ALU=A;/直接赋值 3b001:ALU=A&B;/A与B按位与 3b010:ALU=A|B;/A与B按位或 3b011:ALU=A;/非A 3b100:ALU=(A1);/A左移一位 3b101:FC,ALU=A+B;/ALU=A+B，FC为A+B的进位 3b110:ALU=A+1;/加一操作 3b111:ALU=A-1;/减一操作 endcaseend/*该模块的作用是判断ALU是否为，若是FZ赋为1*/always (negedge T4)begin if(
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