使用Allegro_PCB_SI应对DDR3的挑战

,INVENTIVE,CONFIDENTIAL,DanielZhongOct.2011,使用CadencePCBSI应对DDR3的挑战,议题,DDR3的简介,DDR3设计的主要挑战CadencePCBSI设计流程前仿真和规则设置规则驱动设计后仿真验证CadencePCBSI16.5版本的新功能答疑,2,DDR3的简介,3,DRAM的路线图DDR3和DDR/DDR2的不同预取(Pre-fetch)构架接口和电压ODT和动态ODT差分信号化写入校准(WriteLeveling)Fly-by拓扑,IORAM路线图,4,fvlorerealisticroadmapis2015,ThiscreatestheneedforfasterDDR3bins,1999,2010,2002,2006,2015,AndpushesDDR4higer,DDR3和DDR/DDR2的不同,5,预取(Pre-fetch)架构,DDRMemoryArray,SDRMemoryArray,Core133MHz,Core133MHz,DDR3MemoryArray,DDR2MemoryArray,Core133MHz,I/OBuffer,I/OBuffer,ExClock133MHz,ExClock133MHz,I/OBuffer,I/OBuffer,DataRate266Mbps,DataRate133Mbps,DataRate533Mbps,预取架构可以在不增加内核频率的情况下提高外部数据传输率是DDR3和其他DDR/SDR内存的关键区别Core133MHzExClock533MHz,6,ExClock266MHz,DataRate1066Mbps,接口和电压,Stub-SeriesTerminatedLogic(SSTL)高速传输(333MHz+)可以驱动多枝干匹配负载且只带来较小的摆动JEDEC协会定义的接口规范SSTL_33,SSTL_25,SSTL_18toSSTL_15VDD分别是3.3,2.5,1.8,1.5VVref(=Vtt)分别是1.5,1.25,0.9,0.75V,7,ODT和动态ODT,ODT(On-DieTermination)将匹配内置到芯片中，以提高数据总线的信号质量动态ODT能够进一步提高DDR3数据总线的信号质量，特别是在多个负载例如双内存条系统中,8,DDR3的动态ODT,9,什么是动态ODT在读写切换时，DDR3内存会在原始ODT和动态ODT做对应的切换。也就是说，当读取或空闲时，ODT的值会是20,30,40,60,120ohm之一（由EMR配置）；而写入时会切换至60或120ohm（由EMR配置）为何要使用动态ODT增强总线时序安排并降低总线空闲时间进一步提高DDR3的数据总线信号质量，特别是在多负载情况下，例如双内存条系统中如何配置动态ODT通过EMRS命令配置扩展模式寄存器，即EMR(ExtendedModeRegister),差分信号化,差分信号化的优势降低时钟或选通的串扰，从而增加系统时序裕量.降低EMI,降低因为参考电压Vref漂移引入的抖动(jitter),Input,10,Vref,Fly-by拓扑,Fly-by拓扑可提高DDR3的时钟/地址/命令信号的信号完整性,DDR/DDR2DIMM,11,写入校准(WriteLeveling),补偿因fly-by拓扑带来的数据选通对于时钟的时序偏移,12,议题,DDR3的简介,DDR3设计的主要挑战CadencePCBSI设计流程前仿真和规则设置规则驱动设计后仿真验证CadencePCBSI16.5版本的新功能答疑,13,DDR3设计的主要挑战,14,概述时序预算信号质量元件选择设计规则,时序预算,元件选择,设计规则,信号质量,DDR3电路板设计大量的设计因素,DDR3设计的主要挑战-概述,15,DDR3设计的主要挑战-时序预算,16,建立/保持时间数据读之于数据选通数据写之于数据选通地址/命令/控制之于时钟数据选通之于时钟数据之于地址/命令/控制计算需考虑Accountfor时钟/数据选通的抖动和互连抖动变化沿斜率和建立与保持时间的减额,时序预算-数据建立/保持时间,写入时数据关于数据选通的建立/保持时间在写入周期，数据选通需要提前数据90度相位，以使建立和保持时间最大化(.25tck)读取时数据关于数据选通的建立/保持时间在读取周期，控制器提供90度相位的偏移，所以为了最大化建立和保持时间，数据和数据选通需要边缘对齐,17,时序预算-数据建立/保持时间,地址关于时钟的建立/保持时间地址和时钟需要边缘对齐以最大化建立和保持时间,18,时序预算-数据选通之于时钟,时钟和数据选通需要被控制在一个延迟内即tDQSS=+/-0.25*tCK写入校准(WriteLeveling)用来调节每一个数据选通与其对应的时钟达成边缘对齐.,.,19,时序预算-变化沿斜率和建立与保持时间的减额,建立和保持时间的要求从数值上不再是单一值，而是随着地址/数据信号的变化沿斜率的变化而变化,20,DDR3设计的主要挑战-信号质量,21,阈值电压直流和交流噪声裕量过冲和下冲幅值面积tVAC信号在阈值上停留的最小时间眼图计算了抖动后的有效数据窗口斜率上升/下降时间,信号质量-阈值,直流电平建立逻辑切换（终止时间），交流电平建立时序规范（起始时间）,22,信号质量-过冲/下冲,23,信号质量-tVAC,数据/地址仅当信号大于VIH(AC)或小于VIL(AC)一个特定的时间(tVAC)后才会被认为有效。.,24,信号质量-眼图张开,眼图同样可以帮助确认建立和保持裕量。,25,信号质量-斜率影响时序,信号的斜率表征了信号上升和下降的快慢。斜率除了影响之前提到的建立和保持时间，同样会影响到tVAC的数值。,26,DDR3设计的主要挑战-元器件的选择,27,内存缓冲器需权衡读写周期控制器的驱动力同样需要权衡读写周期连接器插值损耗选通/时钟的差分缓冲器需要满足差分tVAC(tDVAC)和上冲/下冲面积的要求,DDR3设计的主要挑战-设计规则,28,信号线长度数据和数据选通的相对传输延迟地址和时钟的相对传输延迟数据选通和时钟的相对传输延迟拓扑结构数据类信号：点对点拓扑地址类信号：Fly-By拓扑信号线阻抗例如地址类信号，主干的阻抗要求是45ohm，分支的阻抗要求是60ohm允许的阻抗误差百分比差分信号的匹配(时钟，数据选通)最大不平行长度最大相位误差,议题,DDR3的简介,DDR3设计的主要挑战CadencePCBSI设计流程前仿真和规则设置规则驱动设计后仿真验证CadencePCBSI16.5版本的新功能答疑,29,CadencePCBSI设计流程,30,传统设计流程高速PCB设计流程布线前规则规划关键器件的预布局前仿真分析(SolutionSpaceAnalysis)规则驱动布局规则驱动布线布线后的规则核查布线后的仿真验证,传统设计流程,项目创建和设置原理图设计规则获取和规划打包原理图PCB设计生产文件输出,设计同步,设计差异管理,库管理,31,高速PCB设计流程,布线前规则规划关键器件预布局前仿真分析规则驱动布局规则驱动布线布线后DRC检查后仿真验证,库管理,项目创建和设置,原理图输入,生产文件输出,32,布线前规则规划,在高速设计流程的最初阶段，硬件工程师和SI工程师需要通力合作做好PCB设计的基本要求和关键信号的规则规划,33,关键器件预布局,对于很多系统设计，主要芯片和接插件的布局已经预先确定了。可以优先执行这部分元件的布局。,34,前仿真分析(SolutionSpaceAnalysis),前仿真分析的目标是确定信号线管脚顺序和布线规则（拓扑模板），从而使整个设计能稳定工作。扫描所有可能面对的条件和参数，包括:器件速度信号线阻抗匹配元件值布线（包括分段）长度等,35,规则驱动布局,规则驱动布局是用已建立的规则去指导元件布局的过程，所使用的规则是之前在方案空间分析环节中所定义的。,36,规则驱动布线,规则驱动布线是使用已建立的规则去驱动自动或交互式布线的过程。在交互式布线的过程中，设计规则的违背状态会实时地显示在Allegro界面上。,37,布线后DRC检查,DRC检查会执行规则检查并标记规则违背的地方。这些规则违背不仅包括间距线宽等物理规则，也包括SI相关的高速规则。,38,后仿真验证,后仿真验证，是通过布线结束后的对整个设计的深度分析和仿真，在产品制造和测试前，避免信号完整性问题的发生。,39,议题,DDR3的简介,DDR3设计的主要挑战CadencePCBSI设计流程前仿真和规则设置规则驱动设计后仿真验证CadencePCBSI16.5版本的新功能答疑,40,前仿真和规则设置,41,仿真模型和其他要求的准备仿真前规则规划关键器件预布局对设计的配置执行前仿真分析(SolutionSpaceAnalysis)规则的设置,示例电路板,关键器件内存控制器：TMS320DM8168(TIDSP)DDR3内存芯片：EDJ2108BCSE(ElpidaDDR3SDRAM)x4,42,仿真模型和其他要求的准备,43,获取所使用的所有控制器和内存芯片的仿真模型从TI获取DSP的IBIS模型，从Elpida获取内存芯片的IBIS模型获取所使用的连接器仿真模型在这个案例中不需要预先创建样本拓扑Pre-createdsampletopologies可在这里预先创建拓扑或者稍后从临时布线中提取所有供应商提供时序参数从TIDSP和Elpida内存芯片的器件手册、用户手册或指南中获取时序参数相对传输延迟规则的生成方式相对于不同交流阈值电压的眼图模板额外的定制化测量,布线前规则规划,44,Cadence工具:SigXplorer,SigWave,ModelIntegrity使用预先创建的样本拓扑执行假定分析(what-if)仿真在SigXplorer界面中执行信号线拓扑的创建、编辑和仿真在SigWave中分析仿真波形，在SigXplorer的结果数据表中分析仿真数据如果需要，根据仿真结果调整信号的约束规则(Set-Constraints)重复上面三个步骤，直到找到一个最优化的方案保存拓扑文件以备后续使用,布线前规则规划的实例：数据信号,数据信号的拓扑是点对点拓扑在SigXplorer创建.top文件参考数据手册或用户指导输入各个参数的数值给所有IO缓冲器(IOCell)选择适当的模型,45,布线前规则规划的实例：数据信号,给驱动器添加激励使用127bitPRBS7(伪随机码序列)，以使仿真更精确选择必须的和/或定制化的测量延迟、斜率、抖动、过冲、单调性等等执行仿真扫描的参数越多，所需的仿真时间越长测量结果显示在数据表中波形可以显示为笛卡尔模式、总线模式、傅立叶模式、眼图模式和史密斯圆图模式,46,布线前规则规划的实例：数据信号,根据仿真结果，选择最优化的各项参数值，并设置在约束规则中，例如：(相对)传输延迟电阻的位置（通过设置传输线线段延迟）传输线阻抗拓扑结构根据元器件的规范，还可向约束规则中加入其他要求以指导设计，例如：过冲/下冲噪声裕量串扰同步开关噪声,47,ODT的影响,如果采用了ODT，串联和并联匹配电阻将不再需要,Rs=0ohm,ODT=4N0oonhem,Rs=33ohm,ODT=None,4848,October20,2011CadenceConfidential:CadenceInternalUseOnly,布线层的影响,表层信号线(微带线microstripe)的传输速度要高于内层信号线(带状线stripeline)的传输速度CadencePCBEditor支持使用延迟时间作为匹配单位，这也就避免了因为布线不同层引起的时序问题,Inner,Outer,4949,过孔的影响,过孔会给信号的传输带来延迟甚至是对信号质量带来不利的影响设置MaxViaCount可控制过孔的数量使能ZAxisDelay可在计算线长(线延迟)时考虑过孔的延迟,2Vias,None,5050,差分对相位误差的影响,相位误差会带来不必要的共模分量甚至是抖动Allegro可以控制静态和动态的相位误差PhaseTolerance,5151,差分对未耦合长度的影响,差分对的耦合传输线会降低串扰的敏感度，也在一定程度上加快信号的传输设置MaxUncoupledLength可控制最大未耦合长度UncoupledLength,Uncoupled,coupled,5252,关键器件预布局,支持延迟规则控制下的关键器件预布局,可以通过使用AllegroPCBPDNAnalysis执行电源完整性仿真来优化大容量电容和耦合电容的布局,53,对设计的配置,16.5版本使用了新的SIDesignSetup命令载入向导化的界面，来一步步的执行设计的配置，从而能够执行SI仿真当载入SIDesignSetup命令后，SetupCategorySelection窗口弹出，我们可通过此向导依次执行：选择要配置的信号线设置仿真库库路径库文件后缀活动库设置电源和地网络,54,对设计的配置,可通过向导依次执行（继续）：设置叠层设置元器件类别为元器件分配模型设置差分对设置SI仿真设置完成在执行SIDesignSetup过程中，出现了问题可以调用SISetupAudit解决,55,执行前仿真分析,56,什么是前仿真分析前仿真分析就是在布线前建模分析并比较所有可能的条件参数，目的是众多可能的条件或参数中，找到一个可行的方案并尽可能地优化它。前仿真分析的通常步骤创建或提取拓扑文件，仿真决定管脚顺序、阻抗、分叉点(rat-T)位置、匹配元件值和传输线分段长度等。确认可接受的设计和制造误差，例如阻抗、线长、元件值、元件速度等级等。执行串扰仿真，找出一个可接受的线间距/最大耦合长度规则。,I前仿真分析的一个实例地址/控制信号,地址/控制信号是Fly-by拓扑,57,临时布线和提取拓扑,如果之前没有创建样本拓扑，可以在这里先简单地连接一个信号线，然后提取其拓扑进入到SigXplorer界面中,58,添加激励和执行仿真,给驱动添加激励改动参数执行假设分析(what-if)仿真,59,传输线阻抗的影响,降低传输线主干的阻抗可能在某些情况下提高信号质量。在拓扑约束规则中设置传输线分段阻抗规则。,60ohm40ohm,Z0=Rt=40,Z0=Rt=60,60,Stub长度的影响,更长的stub会降低信号质量。通过设置传输线分段延迟来控制stub长度。,Stub,0mil,200mil10,61,串扰有邻近的信号线产生。扫描平行间距和长度等参数。在拓扑约束规则中设置MaxParallel和MaxXtalk。,串扰的影响CrosstalkEffect,noXtalk,withXt,k,al,62,设置约束规则,在SigXplorer中执行UpdateConstraintManager。在ConstraintManager中执行ImportElectricalCsets。,63,议题,DDR3的简介,DDR3设计的主要挑战CadencePCBSI设计流程前仿真和规则设置规则驱动设计后仿真验证CadencePCBSI16.5版本的新功能答疑,64,规则驱动设计,一旦将约束规则集(ECSets)应用到设置上，DRC标记就会在规则违背的情况下显示出来并表征问题所在。同时，在约束规则管理器(ConstraintManager)中也会显示规则违背的状态。,65,议题,DDR3的简介,DDR3设计的主要挑战CadencePCBSI设计流程前仿真和规则设置规则驱动设计后仿真验证CadencePCBSI16.5版本的新功能答疑,66,后仿真验证,67,布线后的DRC检查后仿真验证实例-DDR3的地址总线分析(BusAnalysis)设置和审核执行仿真查看波形查看测量结果,布线后的DRC检查,在约束条件管理器(ConstraintManager)中执行Analysis确认所有状态栏都呈现绿色如果有红色的栏，在板子上选择对应的网络并修正此问题,68,后仿真验证,后仿真验证即在完成布线后执行最终的仿真并生产报告，目的是验证和确认设计已经达到了之前的预期。,69,实例DDR3地址总线分析,70,设置和审核,执行SIDesignSetup和SIDesignAudit，确认设计为执行总线分析(BusAnalysis)做好准备,71,启动BusSetup,选择所需仿真的总线。如果还没有创建，那么点击CreateSimulationBus创建它。选择总线的方向，控制器的位号，触发沿和减额表文件。,72,启动BusSetup,分配总线中元件的缓冲器模型选择时钟或选通信号选择总线中时钟或选通所控制的信号指定元件的参数,73,修改缓冲器模型,选择AnalyzeModelBrowser选择对应的IOCell模型编辑IOCell模型并输入正确的Vih和Vil的值,74,添加激励Addstimulus,在SignalBusSetup界面中选择StimulusSetup给地址信号添加伪随机吗序列，给时钟信号添加01周期信号序列,75,总线仿真,在PCBSI菜单栏中选择AnalyzerBusSimulate点击Simulate按钮,76,查看波形,当仿真结束时，所有缓冲器(IOCell)的V/t波形显示在一个SigWave窗口中编辑SigWave，使波形按照需要显示,77,查看测量结果,在波形显示的同时，仿真结果的报告也会显示出来,78,议题,DDR3的简介,DDR3设计的主要挑战CadencePCBSI设计流程前仿真和规则设置规则驱动设计后仿真验证CadencePCBSI16.5版本的新功能答疑,79,AllegroPCBSI16.5版本的新功能,80,新的PDN分析模块(AllegroPCBPDNAnalysis)模型编辑器(ModelEditor)中新的IOCell编辑器(IOCellEditor)新的SI应用模式(SIApplicationMode)新的SI审核和设计配置命令(SIAud